深纳米三维FinFET结构栅围寄生电容模型及其波动性分布研究

3D FinFET devices have emerged as the technical core and hotspot in the integrated circuit (IC) field. Compared with the planar MOSFET, the unique 3D structures of deep-nano FinFET have dramatically different parasitic capacitances around the gate area. That will limit the simulations and fabrications of high speed, high frequency circuits. Based on "40nm device modeling and parameter extracting" which is supported by MOST, this project is going to analyze the parasitic capacitances around the gate, to develop test structures with own separation techniques. Then the physical parasitic capacitance models and related statistical distribution due to process variations will be obtained. Finally, the process techniques file will be optimized to support the simulation and verification in circuit level. Device model is the important bridge between the process integration and IC design. In this project, the accurate model can fit the top VLSI process technology in the world. Furthermore, design and simulation of high-end chips with FinFET will be more accurate with it.

三维FinFET器件是全球顶尖集成电路技术的核心器件和竞争热点，其独有的三维环栅结构将引入不同于平面MOSFET的栅围寄生电容, 由此产生的寄生延时将严重制约高频、高速电路的精准仿真与实现。课题组基于已完成的国家科技部“核高基”重大专项子课题——“40nm器件模型及参数提取“的理论技术积累，提出进一步开展深纳米工艺FinFET结构栅围寄生电容的存在形态及物理模型研究，通过自主提出微小电容分离技术、创建测试结构，获得寄生电容物理模型及工艺波动下的统计分布，并通过优化工艺层次文件，实现电路级仿真与验证。器件模型是链接器件制备、工艺集成与电路设计的重要桥梁，本课题研究不仅能推进下一代VLSI核心器件的实现，而且对FinFET集成的高端芯片设计及仿真不可或缺。

三维FinFET独有的三维环栅结构将引入不同于平面MOSFET的栅围寄生电容, 由此产生的寄生延时将严重制约FinFET工艺代器件及电路的高频高速性能精准仿真及实现。本项目针对FinFET栅围寄生电容存在形态、分离技术、物理解析模型、波动统计分布及电路级仿真分析等方面展开了系统深入研究。首先，根据FinFET独特的三维Fin结构，将栅围寄生电容划分为栅至contact（接触孔）、栅至漏/栅、栅至有源区等6个双介质垂直板电容，并通过设计特殊的测试结构实现了各寄生电容分离；进而，基于保角变换建立了栅围寄生电容的物理解析模型，并实现了模型分析结果与流片实测数据、模型分析结果与TCAD仿真值间误差低于10%，达到产业研发标准；而在寄生电容波动性方面，较全面分析了Fin高、Fin宽以及侧墙介电常数等波动对栅围寄生电容的影响，获得了波动统计分布结果；最后，开展了本项目得到的栅围寄生电容模型应用于FinFET基本单元电路仿真分析研究，结果表明，14nm工艺FinFET栅围寄生电容将导致环形振荡器单个门延迟平均增加64%，14nm工艺六管FinFET SRAM中，传输管的栅围寄生电容将造成写入延迟增加15%，而交叉耦合反相器栅围寄生将导致写入延迟增加19.5%。基于所有器件及电路级研究，本项目还提出了一种独立三栅创新结构的FinFET器件，该新型结构器件无需额外增加电压源即可获得五种工作模式，进而解决传统FinFET SRAM电路固有的读写矛盾，提高在高速、高稳定性等不同需用中的设计应用，例如，在不降低写入能力的情况下，其静态噪声容限可提升63％；在不降低读取稳定性情况下，写入余量提高68％。本课题取得的理论成果及技术积累不仅对FinFET工艺代器件及芯片设计及精准仿真起重要作用，助力推进VLSI核心器件及电路的实现，并且精准寄生电容建模及微小电容测试等研究成果获得产业界高度认可，已得到进一步研发项目支持。