SRAM存储器抗多节点翻转低冗余RHBD技术研究

The scaling down of CMOS technology has resulted in an obvious increase in the vulnerability that makes the static random access memories (SRAMs) susceptible to particle radiation in space and terrestrial environments. As a result, multiple-node upset are becoming a major issue in the reliability of SRAM memories. Therefore, in radiation applications SRAM memories need fault-tolerant protection using radiation hardening-by-design (RHBD) technologies. Based on the mechanism leading to the occurrence of multiple-node upset in the SRAM memories, our research propose various low overheads RHBD technologies that are used to mitigate multiple-node upset for hardening SRAM memories. The major contents of the research include: . 1) A novel 10T SRAM cell with 10 transistors is proposed internationally for the first time which utilizes the polarity mechanism of single event upset (SEU) and reasonable transistor layout-topology to tolerate multiple-node upset. . 2) A block-cyclic-shift algorithm of Orthogonal Latin Square (OLS) code is proposed for increasing the error correction capability. However, the redundant bits will not be increased simultaneously.. 3) A fault secure algorithm of error correction code (ECC) is proposed for the fault secure detector with the self-hardening capability so that both SRAM cells and ECC encoding and decoding circuitry can be simultaneously hardened.. The research will help break the blockade of radiation hardened integrated circuits of developed countries. Therefore, it is of great academic significance and application value for the development of our country’s aerospace and military integrated circuits and the achievement of core intellectual property localization.

随着CMOS工艺的进步，静态随机存取存储器（SRAM）对空间和地面环境中的辐射粒子将更加敏感，导致多节点翻转成为了影响存储器可靠性的主要因素之一。因此，在辐射应用中需要对其进行抗辐射加固设计（RHBD）保护。本项目从多节点翻转的机制出发，重点研究SRAM存储器抗多节点翻转低冗余RHBD技术，其研究内容有：1)利用单粒子翻转极性机制和晶体管版图布局，在国际上首次构造一个新型抗多节点翻转的10T SRAM单元；2)提出分块循环移位算法，在不增加正交拉丁方（OLS）码冗余位的前提下，提高其纠正能力；3)提出错误纠错码（ECC）故障安全算法，构造具有自加固能力的故障安全探测器，实现同时对存储单元和ECC编译码电路的低冗余加固。. 本项目成果将有助于打破国外对我国集成电路抗辐射加固领域的封锁，对促进我国宇航用及军用集成电路的发展和实现核心知识产权的国产化，具有重要的学术意义和应用价值。

CMOS集成电路持续缩小带来的变化已经使静态随机存取存储器（Static Random Access Memory，SRAM）对空间和地面环境中的中子、质子及宇宙射线等的电离辐射效应更加敏感，导致多节点翻转现象成为了影响SRAM存储器可靠性的主要因素之一。因此，抗辐射加固技术也需要继续改进来适应工艺持续的缩小。目前，SRAM存储器的抗辐射加固技术主要是使用设计来进行加固（Radiation Hardened by Design，RHBD），主要原因是这种RHBD技术与标准商用CMOS工艺相兼容，即不需要额外的工艺步骤来制造集成电路芯片。在本项目中，主要采用电路级（使用故障容错存储单元）RHBD技术来对基于CMOS工艺的SRAM存储器进行抗单粒子翻转加固的设计，研究内容主要有：1. 利用单粒子翻转的脉冲极性（当辐射粒子轰击PMOS晶体管的时候，只能产生一个向上的瞬态脉冲；当辐射粒子轰击NMOS晶体管的时候，只能产生一个向下的瞬态脉冲，通过合理的电路结构设计来减少节点在某一存储状态下的敏感度，从而达到降低敏感节点数的目的），构造了一个新型12T存储单元，该单元使用12个晶体管实现了对单节点翻转和多（双）节点翻转的容错，并具有较少敏感节点数的优点；2. 在上述研究成果的基础上持续改进，构造了一个10T存储单元，实现了使用10个晶体管来对单节点翻转和多节点翻转的容错，并进一步降低了硬件冗余；3. 基于现有TPDICE单元结构，构造了一个新型存储单元，可实现对单节点翻转和多节点翻转的容错，并具有无阈值损失的优点；4. 对现有大数逻辑的阈值进行了重新定义，提出了一种新型大数逻辑构造方法，可在保证输出正确的情况下，有效地降低其硬件开销，进而降低一步大数逻辑可译码编译码器的硬件开销。