众核处理器容错性设计之研究

随着集成电路制造工艺的不断发展，高集成度、低电压、高频率等特性使得芯片的硬错及软错增多，容错设计成为了芯片设计的一个关键。另一方面，单核处理器在性能、功耗等方面受到了严峻的挑战，众核处理器成为了最具前景的计算平台。本课题将研究众核处理器硬错和软错的解决方案。针对硬错，本课题拟采用分而治之的策略对众核处理器进行区域划分，同时把出错情形细分为处理器核本身出错、路由电路出错、输入链路出错、及输出链路出错，这些方法将提升众核处理器的容错能力及扩展性，并用较低的硬件开销最大程度的提高处理器核的利用率。针对软性错误，本课题将基于全局异步局部同步的概念来研究众核处理器软性错误的检测及恢复策略，在检测到软性错误时对时钟进行细粒度的频率调节，与传统多倍冗余的方式相比具有高性能、低功耗的优点。本课题具有极强的学术价值及应用前景，并将从容错性设计这一侧面提升我国在众核处理器领域的研究。

不断提高的芯片集成度及不断降低的芯片工作电压使得容错性设计日益成为芯片设计的一个关键问题。另外一方面，众核处理器由于其高性能、低功耗的优势成为关键的计算平台，而其天然的冗余性也提供了良好的容错能力。.本课题开展众核处理器容错性设计及相关的众核处理器关键技术研究，具体的内容包括：1）众核处理器的架构、电路、及模型，特别是研究了适用于可容错众核处理器的片上网络的路由算法及电路实现；2）利用65nm工艺实现了多核处理器及100节点可容错片上网络；3）众核处理器的编程映射算法及应用实现。.本课题在众核处理器的架构、电路、模型方面的工作包括：1）针对多核处理器，提出了融合共享存储及消息传递的核间通信方式，提高通信效率。提出了包控制电路交换双层片上网络，得到片上网络传输效率及可扩展性的统一。众核处理器总体架构采用全局异步局部同步的时钟设计方式，提高系统的可扩展性。2）提出并实现了基于链路与开关测试的细粒度容错路由器，把出错情形细化为处理器核出错、switch出错、及输入输出链路出错。提升现有容错方式的扩展性、可重配置能力，用较低的硬件开销最大程度的提高多核处理器核的利用率。此外，提出了高可靠、高并行度的片上网络测试结构进行系统测试。3）从处理器的粒度出发，结合性能，良率和时间稳定性提出了一种片上网络多核处理器综合性能评估准则。使用曲线拟合等建模方法总结出多核处理器在不同编程模型和通信模式下的性能评估。.在架构、电路、及模型等方面研究的基础上，本课题基于65nm工艺实现了多款多核处理器的流片及测试。特别是实现了一个具有容错能力的10x10（即100节点）的片上网络（NoC）。该片上网络在某些节点出现错误时具有较高的IP（节点）使用率，同时可以在舍去部分低频链路的情况下提升时钟频率，提高应用的吞吐率，降低网络传输延时。.本课题还研究了把应用映射到多核处理器的自动化软件的。并基于多核实现了通信（如LDPC、FFT、Turbo、Reed-Solomon、LTE等）、多媒体（H.264）等方面的应用。.本课题发表SCI/EI论文14篇，申请专利6项，较大幅度的优于6篇论文2项专利的计划。相关的工作也得到了华为公司、三星公司等资助。具有较好的学术性及应用前景。