结合布线器的三维布局算法研究

Three dimensional ICs has emerged as one of the most promising solution for overcoming the challenges in interconnection. Many 3D placement objectives, like wirelength, routability, and thermal, have to be evaluated by final routing solution. But this is often overlooked by most previous works. In this project, we directly integrate global router into 3D placement framework. It involves three essential aspects: the wirelength-driven placement with router integration, the routability-driven cell/TSV (Through-Silicon-Via) movement, and the mutual improvement of thermal and routability..In this study, we propose the following mechanisms and solutions, including 1. the simultaneous 3D place-and-route framework, 2. the bin-based cell/TSV movement. The 3D place-and-route framework is the foundation for placement quality evaluation and improvement. The bin-based cell/TSV movement effectively captures the key feature of global routing and temperature minimization, since both global router and temperature calculation are based on grids..All experiments will be conducted on global router NCTUgr extension, and thermal analysis tool 3D Hotspots. Besides, the benchmarks used are all from industry with larger scale size compared to previous work. In summary, the works presented in this study are oriented to solve placement problems in industry, and will be undoubtedly helpful for improvement on 3D ICs design.

三维芯片已成为解决互联性能问题的重要技术途径，但在三维芯片物理设计布局阶段中，面临设计规模大、运行效率低、评估方法欠缺等突出问题。本项目拟系统性研究结合布线器的三维布局算法，主要包括：结合布线器的三维布局框架、可布线性驱动的三维布局和散热、可布线性关联的三维布局等。重点解决两个关键科学问题：(1)结合布线器到三维布局的问题：扩展二维布线器来处理三维布线，在总体布局和详细布局中建立有效的布线器调度策略。（2）TSV的插入和电路单元的重分布问题：研究单元层划分方法，并根据线长、可布线性、散热的优化目标，提出有效的TSV和单元的位置调整策略。.上述研究目标的实现，将大大提升我国在三维芯片领域的科技创新能力，为三维布局工具在实际工业设计上的应用，提供科学实验依据。

三维芯片的出现，有效地提高了芯片的集成度，成为延续摩尔定律的重要技术。在深亚微米阶段，互连问题成为影响芯片性能的瓶颈，三维集成电路技术提供给设计者一种全新的设计方式，能够有效地缩短互连线长、降低时序延迟、改善芯片性能，目前已成为集成电路发展的重要方向。在三维芯片设计时，布局是物理设计中重要的环节，但是目前国际范围内还缺乏有效支持三维芯片设计的EDA工具，因此研究突破三维芯片布局技术对提高芯片的性能具有重要意义。.本课题围绕三维芯片的算法设计，性能优化展开研究，主要包括：（1）研究基于折叠的三维布局算法，使用多种折叠算法把二维混合尺寸的布局转换为三维结构，并对消除电路模块重叠和约束违反提出了快速的调整策略。（2）提出了优化互连的电路模块划分算法，并把其加入到传统布局工具中实现了三维布局，在线长、布局拥挤度、运行时间等方面进行了性能分析和评估。（3）研究了优化布线性能的布局框架，通过加入布线器到布局算法中分析布局的中间结果，并调整模块的分布进行布线性能的优化，在布线性能上好于目前最新学术界布局工具结果。（4）研究了继承二维布局性能的三维布局方法，实验表明三维布局结果线长优于二维布局输入57%，并且芯片面积为其1/4，且在模块分布上可以很好地继承来二维布局模块分布。.课题研究期间，发表学术论文7篇，培养硕士生2人。课题紧密结合国产EDA设计工具自主可控的研制任务，满足了在现在三维芯片物理设计的布局问题在线长、拥挤度优化等相关需求，为大规模集成电路设计提供高性能的布局优化技术，为国产高性能处理器的EDA设计工具奠定了坚实的理论依据和技术基础。