最大时间差流水线在ASIC设计中的应用

研究了最大时间差流水线电路单元在ASIC设计中的可重用性，提出了通过提取电路单元的系统模型来适应设计重用的方法；分析了深亚微米工艺条件下的电路延迟模型，重点考虑了寄生效应和连线延迟对电路延迟的影响，并将其用于单级和多线最大时间差流水线电路的延迟分析和时钟约束模型中；选择现代ASIC设计流程中电路优化这一环节，设计开发了一个独立于EDA平台的最大时间差流水线电路延迟平衡优化工具。该优化工具采用EDIF作为电路表示的基本格式，表达全面，兼性好，易与各种EDA平台接口；采用加权的有向无环图作为电路的内部表示形式；采用时序布尔积分方法作为电路的内部表示形式；采用多种途径进行延迟补偿；可移植到多种平台。