面向多核/众核体系结构的评估方法研究

With the popularity of new applications, lots of processors have been designed to satisfy the requirement of these applications. However, with the shorten of design periods, the competition among different processors are becoming violent. In such condition, the state-of-the-arts of evaluating techniques cannot satisfy the requirements of new processor designs from the perspective of performance, scalability and faithful..To deal with these evaluation challenges, we will mainly focus on two factors in architectural evaluation including simulation model and faithful evaluation method in this project. We will first research new simulation model, related acceleration techniques and extendable techniques. Then, we will design evaluation methods to deal with the variability when involving parallel applications for evaluation. The results will provide some insights to related research areas.

由于存储墙和功耗墙的限制以及应用对计算需求的持续增加，多核乃至众核已成为各种处理器的主流设计。而随着处理器产品竞争压力的不断加剧，对产品的设计周期和设计的有效性提出了越来越高的要求。在处理器设计过程中，设计进度和设计有效性直接受制于评估方法的有效性。然而，现有体系结构评估方法在高效性、可扩展性和可信性等方面面临诸多挑战，无法满足多核/众核处理器设计对评估方法的需求。. 针对体系结构评估方法面临的挑战，本课题从评估方法的两个关键环节(模拟评估平台的有效性和结果分析的可信性)着手展开研究。针对已有模拟评估平台使用的传统模拟模型性能和可扩展性存在的限制，开展新型模拟模型以及相关可扩展和加速技术研究；结合并行应用执行不确定对评估准确性造成的挑战，研究可信的评估方法。研究成果有望解决体系结构评估方法的基础问题，对提升多核/众核体系结构评估方法的高效性、可扩展性和可信性将具有普遍的适用意义。

围绕项目的总体目标，在项目执行过程中主要开展了功能模拟、时序模拟和多核不确定性执行方法评估等方面核心技术的研究。对于功能性模拟部分，针对功能模拟的性能挑战，创新的提出了基于参数的翻译规则学习生成方法，较好的解决了功能模拟过程中指令翻译开销过大的问题，相比于QEMU4.1可以获得25%的性能提升。对于性能模拟部分，提出了一种指令驱动的新型模拟模型和基于推测执行的并行化优化方法，该方法较好的解决了已有时钟驱动时序模拟方法的性能瓶颈和众核并行模拟的可扩展性。使用该方法后，时序模拟性能可以达到400MIPS以上，并行模拟规模可以扩展到4096核的模拟。对于不确定性分析，首先设计了一种可以有效表征多核执行不确定的方法，基于该方法可以较好实现并行程序的表征和实现多次执行的重现。其次，针对并行JAVA应用评估过程中为了保证一定的执行区间，所需评估次数过多的问题，提出了一种基于Bootstrap的方法，基于该方法可以有效降低保证置信区间时所需的评估次数，可以将所需的评估次数降低30X。.基于这些研究成果，发表CCF A类会议或期刊论文6篇，期刊论文1篇。申请7项专利，并完成了相关原型系统的开发，部分系统已开源。结合相关技术，也在加强与产业界的合作。