利用蚀坑调制应力的Si基应变器件

This program is to develop a stress management technology for contact etch stop layer (CESL) based strained Si MOSFET. The concept of using trench structure to change the channel state of stress have been proven to be feasible by our previous work. In this project, first, we are going to design and fabricate a special trench based structure for strained MOSFET. With this structure, compressive stress can be induced in channel using tensile CESL, and tensile stress can be induced in channel using compressive CESL. This novel technology will provide an alternative choice beside dual stress liner (DSL) technology. Second, we will investigate the method to enlarge the channel stress using stress concentration effect caused by well designed trench based structure. With this technology, the performance of strained device can be improved effectively and also, the device fabrication process will be simplified.

本项目旨在研发一种通过蚀坑来调控应变Si器件沟道应力的新型应变技术，以期在不改变现有应力引入手段的基础上获得常规应变技术难于实现的应力分布和应力强度。针对CESL应力引入方式，利用蚀坑结构在沟道中诱发压应变/张应变转化，实现用一种SiN应力源同时提升PMOS和NMOS的性能，从而为应变CMOS提供异于DSL技术的新选择，避免传统DSL技术对工艺条件的较高要求。同时，鉴于蚀坑结构会在器件中引入应力集中效应，探索利用蚀坑来增强目标区域应力强度的技术手段和相关物理机理，实现器件沟道应力的放大，进而提升载流子迁移率，获得较传统结构更优的器件性能。

在传统的应变器件中，应力强度和应力分布决定了器件性能，而这几乎完全取决于应力引入方式。目前应力引入技术已较为成熟，进一步提高的难度很大。本项目研发了一种通过蚀坑来调控应变Si器件沟道应力的新型应变技术，在不改变现有应力引入手段的基础上可获得常规应变技术难于实现的应力分布和应力强度。我们首先将这一结构应用于小尺寸MOSFET中，实现了沟道应力的反转，即利用压（张）应变SiN盖帽层在沟道引入了张（压）应力。这为应变CMOS设计提供了DSL技术之外的一种新选择，可以实现用单一SiN应力源同时提升PMOS和NMOS的性能，从而避免了传统DSL技术对工艺条件的较高要求。我们还研究了将蚀坑结构应用于功率器件LDMOS的可能性。鉴于传统的CESL应变LDMOS的沟道和漂移区应力性质往往相反，不利于器件性能提升，提出了两种基于蚀坑的新型器件结构。这两种器件分别采用了单槽和双槽两种应力调制结构。在这两种器件中，均在器件沟道与漂移区实现了利于载流子迁移率提升的同种性质的应力。对于栅长在亚微米量级的典型器件，上述两种槽型应力调制结构对于饱和输出电流均有10%以上的提升。此同时，我们研究发现，蚀坑结构也适于用来减小工艺残余应力对器件性能的负面影响，尤其在某些具有金属化电极的器件中可以得到应用。对于30nm栅长的NiSi源漏PMOS，在采用了蚀坑结构后，器件沟道的残余应力弛豫幅度超过50%。我们还研究了通过封装引入应力的器件，发现可以利用蚀坑造成的应力集中效应实现器件沟道应力放大，从而提升器件性能。最后，我们还探讨了将这种应力放大效应应用于自毁芯片的可能性，提出了一种新的自毁芯片结构，可以利用较为简单的应力施加结构和较小的名义应力实现芯片自毁。上述工作表明，蚀坑作为一种应力调制结构，它在半导体芯片领域是可能有非常丰富的应用场景的。