数据驱动轻核阵列处理器自重构机制研究

Dynamic reconfigurable computing system architecture is a kind of new computing model and implementation of architecture, with energy efficiency and flexibility. It is adapted to the development of the integrated circuit technology moore era. For the problem of long reconfiguration time, low computing resource utilization and long data transfer delay between adjacent process elements in dynamic reconfigurable computing system architecture, this project aims to explores a kind of effective self-reconfigurable mechanism based on two-dimensional adjacent interconnected dynamic reconfigurable simple core array processor structure. Through a “data-driven + configuration-driven” dual driven approach, using fixed model and reconfiguration model of reconfiguration information, to establish a highly efficient reconfigurable mechanism, and improve resource utilization. To explore a H tree configuration network structure based on the working mechanism of “dual mode”, to accelerate configuration information sending and reduce the reconfiguration time. Attempt to design a kind of two-dimensional adjacent interconnected interface circuit based on data driven "dual-track handshake mechanism + double buffer structure", and to realize nearly zero transfer delay between adjacent process elements. This project has great significance for improving the computational efficiency of reconfigurable computing system and the system performance.

动态可重构计算系统架构，顺应后摩尔时代集成电路工艺的发展，是一种能兼顾能量效率和灵活性的新型计算模式与实现架构。项目针对动态可重构计算系统架构中存在的重构时间长、计算资源利用率低、核间数据传送延迟大的问题，面向二维邻接互连的动态可重构轻核阵列处理器结构，探索高效的自重构机制。试图通过一种“数据驱动+配置驱动”的双重驱动方法，利用重构指令的固定模式和重构模式，建立一种高效的自重构机制，提高资源利用率；探索一种基于H树配置网络结构的“双模式工作机制”加速配置信息的下发，降低重构时间；尝试设计一种基于数据驱动的“双轨握手机制+双缓冲结构”二维邻接互连接口电路，达到近乎零延迟的相邻核间数据通信。项目研究对提高可重构计算系统的计算效率和系统性能具有较大的研究意义。

随着机器学习、语音视频识别和人工智能等新型大数据应用的兴起，实时、智能的用户体验需求不断提升，促使计算量飙升、带宽需求剧增。同时，应用计算的多样性、易变性又使得硬件架构必须具有一定灵活性、可定制，可重构计算结构成为了一种必然的选择。项目针对可重构计算结构中存在的重构时间长、资源利用率不高、计算效率低的问题，研究了基于邻接互连的轻核阵列处理器结构自重构机制。具体内容包括：自主重构机制的研究；配置信息下发、调度网络结构研究；二维邻接互连结构研究；自重构阵列结构原型系统开发等四个方面。研究中取得了四方面的重要成果如下：. 1、提出了一种“数据驱动+配置驱动”双重驱动的自重构机制，设计了层次化多模式双向H树配置网络结构，采用自上而下的方式以单播、组播、广播的方式下发配置信息、配置命令、配置切换命令、及回收统计信息，最多支持256个簇的PE阵列。有效改善了计算资源利用率，降低了重构时间。. 2、提出了一种指令流和数据流混合驱动的自重构阵列处理器结构，将数据驱动的双缓冲邻接互连接口电路集成到指令流驱动的处理元PE数据通路中，通过配置实现PE的指令流驱动工作模式或数据流驱动工作模式。与传统的指令流驱动PE结构相比，计算效率提升了至少3.5倍，显著提高了自重构阵列处理器的计算效率。. 3、提出了一种支持跨PE传输的可重构阵列结构，在传统的邻接互连的基础上，添加了跨行互连、跨列互连和斜对角互连，从而降低数据的传播延迟。所设计的互连结构实现了簇内PE间的数据传输延迟不超多三个时钟周期。. 4、基于Xilinx Virtex UltraScale VU440系列的FPGA开发平台搭建了动态自重构阵列处理器原型系统，完成了HEVC视频编码标准中帧内环路、AlexNet卷积神经网络、手写数字识别等算法的并行映射。集成1024个PE的原型系统电路规模为1300多万门，工作频率75MHz，功耗约为6.3W。. 项目研究成果可为同类设计提供一定的借鉴与参考。