面向全生命周期硬件安全保障的集成电路设计与筛选关键技术研究

As the technology node of CMOS moving towards 10nm, IC has hardware security challenges such as, frequent in-field failure, magnificent difficulty for Hardware Trojan Detection, and severe side channel leakage, etc. If the life cycle of IC can be divided into four stages as design, manufacture, in-field use, and decommissioning, it can be seen that the hardware security issues happen during the use stage, while root from the other three stages. Therefore, only expanding the IC security research scope to cover the whole IC lifetime, can effectively solve the hardware security problems. In this project, though developing novel on-chip architectures, we hope to build the Hardware Trojan immunization, security correlated parameter measurement, in-field use prevention, and side channel leakage suppression abilities, in IC design stage. Facilitated by the above novel on-chip architectures, new test methodologies will also be developed, which will improve the hardware security screening confidency, as well as recycled IC identification rate. In this process, we will answer four critical scientific problems including, improving the invisibility and efficiency of on-chip design encryption architecture, the isolation and extraction of parameters highly correlated to IC security, the polymerization of on-chip test results for effective decision-making, and obtaining the necessary and sufficient conditions for recycled IC identification. As a result, the Hardware Trojan implantation immunity, high security IC sample screening, in-field failure prevention, and recycled IC identification can be achieved. In this process, critical techniques suitable for industry application including, automatic netlist encryption, security parameter space division, on-chip test, alarm, and adaptation system insertion, and aging degradation differentiation for recycled IC identification will be developed.

在CMOS工艺节点向10纳米推进的过程中，集成电路面临着使用中失效多发，硬件木马检测难度增大，以及侧通道泄露严重等硬件安全问题。如果将集成电路的整个生命周期划分为，设计、制造、使用、报废四个阶段，那么可见，上述硬件安全问题发生于使用阶段，而根植于其它三个阶段。因此，从全生命周期入手，才能更有效的提升集成电路硬件安全性。本项目通过在集成电路设计阶段，进行新型片上结构植入，使集成电路具备硬件木马免疫，高安全性参数获取，使用中失效对抗，以及侧通道抑制能力。并针对新型片上结构，形成制造阶段的新型测试方法，提升集成电路安全性筛选与回收集成电路甄别精度。在此过程中我们将回答，设计加密隐蔽化与高效化，安全性高相关参数的分离与提取，自主测试结果的有效聚合与决策，回收集成电路判定充要条件获取，四个关键科学问题。并形成适用于工业应用的网表加密处理自动化，安全性参数空间分割，片上系统自动定位植入等关键技术。

目前集成电路硬件安全面临使用中失效多发、硬件木马检测难度增大、以及侧通道泄露严重等问题，其主要发生于使用阶段，而根植于其它三个（设计、制造和报废）阶段。本项目以设计为核心解决集成电路全生命周中的硬件安全性问题，形成了最小新型片上结构集合，使集成电路具备高安全性相关参数收集能力、硬件木马免疫能力和端口攻击防范能力；依据收集的片上高安全性测试结构数据，形成芯片老化速度分级筛选方法和使用中片上自主测试-自主修复方法。在此过程中形成四项关键技术，即：1）基于密钥保护的动态随机混淆扫描结构设计方法，防止攻击者利用芯片数据端口安全漏洞窃取关键信息；2）基于无源互连线的物理不可克隆函数，首次利用无源互连线提取芯片的指纹信息，用于高安全性的身份认证和芯片供应链流向追踪；3）全生命周期芯片老化速度分级筛选方法，实现了制造阶段高精度、毫秒级预测集成电路的老化速度；4）基于老化定时的双重解锁激活控制技术，实现设计者完全掌握芯片的测试和激活流程，防止第三方未经授权私自制造和激活伪劣芯片。.本项目对载有无源互连线的物理不可克隆函数和芯片老化速度分级筛选结构的集成电路进行两次流片验证，结果表明其分别具有高抗干扰能力（电压和温度波动引起的平均最差稳定性分别为96.09%和99.06%）和高芯片老化速度分级精度（静态老化和动态老化安全性等级预测误差分别为6.5%和4.3%）。最后芯片老化速度分级筛选结构被搭载到中国航空工业集团公司西安航空计算技术研究所65nm FC交换机芯片和130nm大队列FC-ASM协议处理SoC芯片，均已完成流片。.在本项目的支持下，项目组总计发表论文27篇，包括期刊论文15篇，会议论文12篇，其中国际会议最佳论文奖1项。申请发明专利10项，授权6项。进行特邀报告1次，参加国内外学术交流活动14次，邀请国际知名专家到项目组交流2次。共培养博士生4人，其中毕业1人；硕士生10人，均已毕业。按照原计划超额完成计划书中的原定目标。