面向深度神经网络加速的高能效RRAM存内计算芯片技术研究

By effectively reducing the energy and latency due to memory accessing, in-memory-computing (IMC) based on emerging memory, particularly resistive switching memory (RRAM), has potential to enable highly energy efficient deep neural network (DNN) processing. However, most of experimentally demonstrated RRAM-based IMC systems rely on high precision digital-to-analog (D/A) and analog-to-digital (A/D) converters with large energy- and area-overhead, which hinders them from fully on-chip integration. In this work, we aim to design highly efficient RRAM-based IMC chips for DNN processing by cross-hierarchical co-design, including (1) designing novel RRAM-based memory cell and array structure can optimize read margin for improving computing accuracy in device-level, (2) designing periphery circuitry with low power and compact area without using high precision A/D and D/A converters in circuit-level, and (3) studying on the strategies of accelerating DNN inference leveraging RRAM-based IMC test chips for optimal performance in system-level. The outputs of this work can not only provide approaches to design highly energy-efficient IMC chips based on emerging memory, but also offer guidelines to the device engineering, circuit design, and system development for IMC applications.

通过有效减少由频繁访存带来的功耗与延迟，基于以RRAM为代表的新型存储器的存内计算技术有望大幅度提升深度神经网络处理的性能。然而，目前验证的RRAM存内计算结构多数依赖于高精度的数模转换而造成了较大的功耗与面积开销，造成了高能效存内计算芯片设计的挑战。本项目拟通过跨层次的协同设计系统性地降低实现存内计算所需的硬件开销以实现高能效的RRAM存内计算芯片。在存内计算单元层面，设计新型的存储单元与阵列结构以优化存内计算信号的读取裕度，在提升计算精准度的同时放宽对于读电路的精度要求。 在电路层面，避免采用高精度模数及数模转换器，开发具有低功耗及小面积的周边控制电路并试制RRAM存内计算测试芯片。在系统层面，研究基于存内计算的深度神经网络加速策略，最大限度地发挥存内计算芯片的优势。本工作的研究成果将为面向深度神经网络加速的高效能存内计算芯片提供完整方案及跨层次的协同设计方法，并对相关的单元结构研究、电路设计以及系统开发提供借鉴。

本项目聚焦于目前深度神经网络加速领域最前沿的基于RRAM的存内计算芯片设计技术。针对一般RRAM存内计算结构多数依赖于高精度的数模转换而造成较大的功耗与面积开销的关键问题，系统研究了RRAM存内计算跨层次协同设计方法。在存算单元与阵列方面，提出了面向存算一体的CMOS-RRAM协同设计方法、存算单元及阵列结构，显著提升读出窗口约2个数量级，并有效抑制窗口劣化、参数波动、阻值漂移等可靠性问题；克服了器件的非理想因素，实现了面向先进工艺节点的大窗口、高可靠的RRAM存算单元与阵列技术。在电路层面，对硬件开销大的模数转换电路进行了分解优化，设计了动态电流-电压转换电路、新型比较器电路及自适应比较器控制逻辑，降低功耗约26%并避免数据稀疏导致的无效量化；实现了低功耗、高准确率的存算一体模拟数据输出电路；在芯片层面，实现了容忍器件参数波动的180nm 400Kb RRAM 高可靠存内计算芯片、单比特峰值计算能效达到462TOPS/W的28nm 8Kb RRAM高并行存内计算芯片、以及国际上最早的14nm 100Kb RRAM数据转置计算芯片等三款测试芯片。以第一或通讯作者在包括IEDM、VLSI、ASSCC、ISCAS、TCASII、TED等微电子领域的顶级期刊及会议上发表论文6篇，被国际知名的电子行业刊物EE Times评述和引用、着重介绍了其在存算一体与人工智能领域的应用潜力；被来自荷兰代尔夫特理工大学、新竹清华大学、韩国成均馆大学、北京大学的研究人员在DATE、JSSC、TCASI等EDA以及集成电路设计领域的顶级会议和期刊上广泛引用；申请相关发表专利6项，其中1项进行成果转化；与国内领先的设计公司紫光国芯合作进一步探索新型三元内容可寻址存储器设计（TED 2021）。此外，申请人在此期间新增主持重点研发计划课题、中国科学院战略性先导科技专项（B类）课题、1XX工程项目基金等、并于2022年获得国家青年拔尖人才支持项目支持。