纳米尺度下毫米波频段的自愈锁相环设计技术研究

纳米尺度的CMOS集成电路拥有更高的工作频率而更低的功耗，已经成为集成电路设计的主要方向。而其在毫米波PLL设计过程中面临着实现过程与鲁棒性的巨大挑战。本项目从研究纳米尺度的CMOS集成电路器件的偏差和外界干扰来源的机理出发，与毫米波电路的特性相结合，科学准确地评估与研究误差对电路性能影响，提出新型的概率相关的非线性时变模型，更加准确的评估呈现为概率分布的噪声等电路与系统的特性。并以此为基础构建一个带有自愈功能的PLL系统，通过合适的控制机理提高系统的抗干扰能力，有非常强大的鲁棒性。本项目将微电子技术，电路与系统的设计方法，以及控制理论相结合，有非常重要的科学研究价值和实践意义。后期验证的电路与系统可以用于产业化，带来很好的经济效益和社会效益。

本课题组完成了项目申请书中提出的各项研究任务和预定的目标，具体研究成果如下：..（1）研究了CMOS工艺下器件偏差或者外界干扰对锁相环电路与系统影响，比较并评估了关键模块的性能受到干扰的影响。..（2）设计了多种关键的高性能电路，这些电路包括：关键模拟射频模块与子系统，如振荡信号源、分频器等。..（3）采用数字物理补偿机制的片内自调节和校验功能的电路与系统的设计与验证。..（4）综合各项技术的毫米波频段锁相环电路与系统的设计、仿真与纳米尺度CMOS工艺上的验证。.. 通过本项目的实施，课题组获得了多项关键的技术突破，这些突破既包含高性能的电路模块如工作在0.25V超低供电电压的超低功耗24GHz振荡器，也包括有优异相位噪声（<-100dBc/Hz @1MHz）的40GHz锁相环系统的从电路设计到系统优化和创新。在本项目的研究成果得到了国际同行的认可，项目负责人被多个国际会议如ISIC 2014,RFIT2012, EDSSC2015等会议邀请为分会主席或者技术委员会成员。项目任务书中的SCI论文目标超额完成，在本课题支持下发表19篇论文，其中SCI收录的期刊论文15篇，国内刊物论文1篇，国际会议文章3篇，另外还有两篇SCI论文已经被录用（将于2015年发表）。这些论文也保持非常高的质量，其中有9篇发表在IEEE/explore数据库的IET/IEEE期刊上。有多篇论文发表在毫米波技术的顶尖期刊IEEE Microwave and Wireless Components Letters上，有一篇发表在IEEE Trans. Industrial Electronics（2014年影响因子为6.5）这样的中科院一区的期刊上。项目的成果还包括发明专利5项，其中3项已经获得授权。这些成果表明本项目的实施在纳米尺度CMOS集成电路设计领域带来了设计方法学和工程实践的大量创新与验证工作，达到了项目申请书和任务书提出的预期目标。