面向NBTI的SOC芯片可靠性设计关键技术研究

芯片特征尺寸小于90纳米后，NBTI (Negative Bias Temperature Instability) 效应成为可靠性中的关键问题。SOC芯片设计者面临的挑战包括，如何快速地计算芯片由于NBTI效应引起的电路延迟退化，以及如何利用这些信息有效提高芯片的可靠性与工作寿命。本项目研究如何对一个复杂SOC的 RTL设计进行NBTI效应的建模和电路延迟变化的近实时仿真与计算，针对这一国际前沿课题，研究内容包括NBTI效应在晶体管级与电路级的理论分析与建模、计算NBTI效应的电路面积优化算法、基于FPGA的NBTI效应高速仿真与计算的自动化生成算法等。该项目的成功完成，将为提高芯片的可靠性提供坚实的理论基础，同时推动SOC芯片可靠性设计方法（Design for Reliability）的发展，使之成为设计者的一个有力工具。

芯片特征尺寸小于65纳米后，NBTI (Negative Bias Temperature Instability) 效应成为可靠性中的关键问题。SOC芯片设计者面临的挑战包括，如何快速地计算芯片由于NBTI效应引起的电路延迟退化，以及如何利用这些信息有效提高芯片的可靠性与工作寿命。本项目针对这一国际前沿课题，研究并实现了NBTI效应在晶体管级与电路级的理论分析与模型构建、计算NBTI效应的高速仿真计算算法：包括NBTI效应敏感的寻找关键路径与关键门电路的Heuristic算法和快速搜索算法，电路节点的关键性计算算法、关键门电路确定算法、潜在关键路径计算算法等。基于这些仿真计算，SOC设计者可以有效地保护芯片的关键路径并提升芯片对NBTI效应的抵抗性。