65nm CMOS工艺中集成电路标准单元的单粒子效应研究

Now most radiation hardened integrated circuits are designed and manufactured based on SOI process. However, the cost of SOI is very expensive. Design of standard-cell and SRAM which is radiation hardened integrated circuit in bulk CMOS process, is one of the research hotspots in radiation hardened IC design recent years. In this project, we will simulate the single event effect of transistors, combinational and sequential logic circuits in advanced bulk CMOS process by 3D semiconductor device simulation tool Sentarus. We will establish the model between process variation and single event upset(SEU), establish the evaluation model of single event transient(SET) soft error ratio in combinational circuits. The vulnerable spot in standard cell will be found, SEU, SET, MBU effects will be hardened, and the hardened standard-cells are designed. IC designer can directly use the hardened standard-cells to design hardened ICs. This design method can easily porting from one process to another. In order to verify our hardened theory and IC design method, we will manufacture the test chip in 65nm CMOS process. The hardened IC independent design capability can be improved by researching autonomous intellectual property hardened standard-cell library. It has significance contribution to our military and aerospace industry.

目前的抗辐射IC主要是基于SOI工艺设计与制造的，但是SOI工艺成本高而且Foundry很少，因此在体硅CMOS工艺上设计加固的抗辐射IC标准单元和SRAM单元，是目前的一个研究热点。本项目将利用三维半导体器件模拟软件Sentarus对先进体硅CMOS工艺的晶体管、存储单元电路以及组合逻辑电路进行单粒子效应模拟，建立工艺波动与单粒子翻转失效率的关系模型，建立组合逻辑电路单粒子瞬态效应错误率评估模型，发现基本电路模块受单粒子轰击的薄弱环节，分别进行单粒子翻转、单粒子瞬态和多位翻转的电路和版图加固，设计加固的抗辐射IC标准单元库。IC设计者可以直接使用加固的单元电路进行抗辐射IC设计，并且能够方便的移植到不同工艺节点上。研发具有自主知识产权的抗辐射标准单元库能够全面提高抗辐射IC的自主设计能力，对于我国军事领域和航天事业具有十分深远的意义。

集成电路作为航天器核心技术，其性能和功能已成为影响各类航天器运行的重要指标。随着航天器在轨时间的增加，航天器电子设备对集成电路的可靠性和性能提出了更高的要求。为了应对航天技术发展的挑战，各国科研机构都在积极研发高性能、高抗辐射能力的集成电路。. 本项目利用三维半导体器件模拟软件Sentarus TCAD对基于先进体硅CMOS工艺的晶体管、存储单元电路以及组合逻辑电路进行单粒子效应模拟，分别开展了单粒子翻转、单粒子瞬态和多位翻转的加固研究，建立了抗辐射加固集成电路标准单元库，SoC设计者可以直接使用加固单元电路进行抗辐射集成电路设计。.项目组成员设计了有效抑制单粒子瞬态效应的反相器、抗单粒子多节点翻转的SRAM存储单元。针对SRAM单粒子翻转恢复效应、SRAM泄漏电流影响以及基于RRAM的SRAM单元单粒子效应和加固开展了一系列研究，先后提出了实现单粒子瞬态脉冲优化的双输出反相器链加固电路、高性能DICE型加固锁存器、抗多节点翻转锁存器加固设计，以及基于晶体管堆叠和极性加固技术的抗多节点翻转高性能SRAM存储单元等标准单元电路、版图与测试方案，并进行了流片验证。.项目组发表了高水平论文13篇，申请了国家发明专利5项，培养博士研究生2 人，硕士研究生14人。研究成果有利于提高抗辐射集成电路的自主设计能力，对于我国军事领域和航天事业具有重要的意义。