用于5G通信的宽带可重构Delta-Sigma模数转换器关键技术研究

This project will conduct research on wideband reconfigurable Delta-Sigma ADC for 5G communications, using systematic methodology of theoretical analysis - behavioral optimization - circuit simulation - measurement verification. The research focuses on two key innovative techniques: 1, develop dithering-based digital calibration to eliminate the dynamic error and static mismatch of the feedback DACs; 2, use SAR ADC with digital second-order noise shaping as a quantizer to eliminate a second-order analog filter. By doing these, the power consumption and area of the proposed Delta-Sigma ADC could be reduced considerably. Based on these, the reconfigurable design of wideband Delta-Sigma ADC would be further solved, and the optimizations of ADC parameters and power consumption in behavioral level would be explored. Finally a power-efficient 10M-100MHz, 13bit-10bit reconfigurable Delta-Sigma ADC is implemented. This project also examines sub-blocks such as the Pseudo Random Binary Sequence generator, the digital second-order Delta-Sigma modulators in the SAR ADC, and their non-idealities, to support optimization of the whole ADC. Due to the introduction of digital calibration and digital noise shaping techniques, the wideband reconfigurable Delta-Sigma ADC proposed in this project can realize energy-efficient and robust A / D conversion, and make some explorations for ADC researches in 5G communications.

本项目将用理论分析—行为级优化—电路仿真—流片验证的方法，研究用于5G的宽带可重构Delta-Sigma ADC。重点研究利用基于抖动信号的数字校准技术消除反馈DAC的动态误差和静态失配；同时研究把带有数字二阶噪声整形的SAR ADC用作量化器，消除二阶模拟滤波器，降低ADC的功耗和面积。在此基础上进一步解决宽带Delta-Sigma ADC的可重构设计问题，探索在行为级系统优化ADC参数与功耗，最终实现高能效的10M-100MHz 13bit-10bit可重构Delta-Sigma ADC。本项目还研究伪随机数发生器、SAR ADC中数字二阶Delta-Sigma等模块及其非理想因素，以支持ADC的整体优化。由于数字校准技术和数字噪声整形技术的引入，本项目提出的宽带可重构Delta-Sigma ADC能够实现高能效、鲁棒的模数转换，为5G通信中的ADC研究做出一定的探索。

随着5G通信的普及，无线收发机不仅要支持5G标准的高带宽低延时，还要兼容4G等标准的低带宽低功耗。可重构无线收发机能覆盖多个标准，同时能有效降低芯片面积，减少接口和分立器件数量，得到了学术界和工业界的大量关注。连续时间 （CT） Delta-Sigma (DS) ADC由于其易驱动阻性输入和自带抗混叠特性，是无线终端接收机芯片中ADC的首选架构。.本项目从架构级和电路级研究了宽带可重构CT DS ADC，通过电路仿真和流片测试验证了多个（可重构）DS ADC芯片。1，在28nm CMOS工艺下设计实现了4-0 MASH CT DS ADC。测试结果表明该ADC在1.7Gsps时钟频率实现了85MHz带宽68.5dB信号噪声失真比（SNDR）和83.6dB无杂散动态范围（SFDR），消耗23.9mW功耗。该设计成功验证了基于抖动信号的反馈DAC误差后台校准技术。2，在28nm CMOS工艺下设计实现了6阶单环带零点消除技术的DS ADC。测试结果表明该DS ADC在85MHz带宽内可以实现0dB的STF波峰、74.4dB SNDR和75dB SFDR，ADC的功耗为61.8mW。该设计成功验证了带有二阶噪声整形的SAR ADC和基于单元码逼近的反馈DAC前台校准技术。3，在40nm CMOS工艺设计仿真了一个10-60MHz 13-11bit可重构CT DS ADC，对于10/20/30/40/50/60MHz带宽，该可重构CT DS ADC的SNDR分别为86.8/76.1/75.8/72.8/73.8/67.8dB，核心电路功耗分别为22.8/28.22/33.07/30.55/33.05/33.2mW。该设计成功验证了宽带可重构CT ADC的可行性和高能效，正处于流片阶段。本项目还有一个带数字校准的MASH DS ADC和一个带时间域量化器的DS ADC处于电路设计中，还研究了与本项目关系紧密的时间域ADC和SAR ADC的相关技术。.本项目在执行过程中，取得了以下研究成果：发表论文9篇，其中SCI论文2篇（含集成电路顶级期刊IEEE JSSC），国际会议论文7篇。申请和授权发明专利17项。培养集成电路设计方向研究生7名。本项目研究成果证明了宽带连续时间 DS ADC在能效上的优势和可重构方面的可行性，为5G等无线通信系统中的ADC设计提供了一定的参考价值。