高k电介质中的深能级陷阱和晶粒间界研究

随着CMOS器件的进一步等比例缩小，必须采用高k电介质作为栅介质以减小栅漏电流和克服短沟道效应。但是这些材料和SiO2相比，常常含有或会产生很多深能级陷阱。另外这些材料在较高的温度退火时也会结晶，形成很多晶粒间界。这些深能级陷阱和晶粒间界会引起栅介质中陷阱辅助的隧穿电流、减小击穿电压以及降低沟道载流子的迁移率，因此必须研究他们的性质以提高高k介电质材料的质量。陷阱捕获和发射电子的过程是多声子过程，伴随着陷阱周围原子位置的弛豫。目前文献提出了三种多声子跃迁的机制，它们各自给出的电子捕获和发射几率很不相同。但大多数文献都不加分析地采用一种机制来拟合实验结果。本项目的目标之一是统一三种多声子跃迁机制，并进一步考虑陷阱的激发态的影响；目标之二是发展表征高k电介质中原生的和再生的深能级陷阱和晶粒间界实验方法及并研究它们对CMOS器件性能的影响；目标之三是利用多声子跃迁模型来分析模拟实验结果。

本项目紧扣栅介电层深能级陷阱物理及其对器件可靠性的影响主要做了以下几个方面的工作：.1）理论上建立考虑多种机制的MOS晶体管栅介电层中深能级跃迁的电子－声子相互作用模型以及它们在模拟声子辅助的隧穿电流、随机电报信号的产生过程。.2）利用实验研究了硅纳米晶存储器和65nm浮栅存储器在高电压下疲劳应力下器件退化过程及缺陷的产生过程:.(2.1) 利用电荷泵测试分析硅纳米晶存储器在编程/擦除循环下体陷阱和界面陷阱的产生过程。. (2.2) 利用高频－准静态电容测试法分析硅纳米晶存储器在编程/擦除循环下界面陷阱的产生过程，发现一些多峰结构。我们认为这些峰对对应的界面态与硅悬挂键有关，而与常规的Pb中心解释有着不同的微观结构。.(2.3) 利用电荷泵测试分析65nm浮栅存储器在编程/擦除循环下体陷阱和界面陷阱的产生过程，发现源漏不同退化特性，揭示可能与工艺有关。.3）实验制备了高 HfO2存储器，提出用光照在反型区产生足够的电子，这样我们就可以利用电学测试分析了电容结构的器件在编程/擦除循环应力下的退化过程及缺陷的产生过程。.4）利用开尔文力显微镜结合理论分析研究HfO2/SiO2界面的电子陷阱性质。利用小注入面积和求解扩散方程拟合扩散系数和寿命。进一步通过扩散系数和绝对温度的关系确定激活能。传统的方法是利用大注入面积研究中心点处载流子泄露引起接触电势差的衰减获得陷阱的激活能。我们的测试还发现扩散系数是随时间衰减的，扩散是色散的。需要进一步通过计算机仿真理解深层次的物理过程。.5）初步建立了利用第一性原理VASP软件包计算绝缘材料和半导体中的杂质的电子结构平台。本项目的后期的工作主要希望通过第一性原理密度泛函计算深能级中心的能级、Huang-Rhys 参数，建立电子－声子模型等。很多内容目前的软件包还不能直接计算，需要建立新的理论，并对目前的软件包进行扩充才能计算。