异步低功耗LDPC解码器设计

低密度奇偶校验码（low density parity check code）解码的低功耗设计是现代通信特别是多媒体通信的迫切需求。LDPC码性能优越，易于实现，在现代通信系统中应用广泛。但是LDPC解码功耗很大，无法满足移动终端的低功耗要求。虽然已经有很多低功耗解码实现的报导，但目前的工作都是使用同步设计的方法，而且还远不能满足要求。异步设计是目前低功耗设计的一项主要技术，在低功耗处理器设计及智能卡等芯片设计上取得成功。但采用异步设计来实现LDPC码，在世界上还是首次。研究采用半定制设计方法，提高设计效率和性能；提出数据通路设计新的算法和架构；优化算法，减少迭代次数；设计低速度，但功耗低的异步控制电路，从而设计低功耗的LDPC解码器，预期设计的解码器功耗比同步设计降低50％以上。本研究将掌握低功耗设计和LDPC解码实现的核心技术，促进IC设计发展。

低密度奇偶校验码(low density parity check node)解码器的低功耗设计是现代通信特别是多媒体通信的关键技术和迫切需求。LDPC码性能优越，易于实现，在现代通信系统中应用广泛。但是LDPC解码器功耗很大，无法满足移动中断的低功耗要求。本研究采用异步设计实现LDPC解码器，降低解码器的功耗。我们提出一种利用迭代展开而消除变量节点信息的迭代并行方法，减少了解码器功耗使用。采用异步设计，消除了时钟网络的功耗，并消除信号到达时间不一致而引起的毛刺。同时利用输入数据的统计特性，减少主要运算单元比较器的功耗。通过算法，异步控制电路设计，异步运算通路设计，减低了LDPC解码器i的功耗。.项目研究内容发表论文11篇，EI收录论文8篇；其中杂志4篇（包括电子学报3篇，其中两篇已发表，一篇已经录用）；会议 。另有一篇IEEE TRANSACTION ON VLSI DESIGN, 已经进入第二轮修改。申请国家发明专利5项，授权国家发明专利1项。