基于概率CMOS理念的集成电路设计理论研究

在超深亚微米乃至纳米尺度下,由于噪声以及参数漂移等随机干扰的影响相对于信号强度与电源电压等日益显著,超高速CMOS数字电路与器件的行为与结果也会随着特征尺寸、电压以及功耗的降低具有很大的随机性，而不是总能给出一个确定的计算结果。本课题针对目前最前沿的概率CMOS(Probabilistic CMOS)集成电路设计理论中的一个难点问题：小尺寸CMOS器件或门电路的随机行为与功耗以及速度之间的关系展开研究，力争将小尺寸CMOS工艺条件下的随机噪声作为资源而不是干扰，结合门级电路在上述条件下的随机行为与功耗等重要设计指标之间的精确数学关系，探索在超深亚微米甚至纳米尺度上，如何利用一组甚至大量具有随机性行为的门级电路的组合，得出具有确定结果或者高容错性的电路模块的方法和实现，并在一定程度上形成设计理论。

本课题为《基于概率CMOS理念的集成电路设计理论研究》，课题的依据是在超深亚微米乃至纳米尺度下，超高速CMOS电路的行为与结果会随着特征尺寸、电压以及功耗的降低具有很大的随机性。在三年时间内，本人按照既定的计划顺利进行了相关的研究，并取得预期的成果，主要的科研成果摘要如下：.第一，将复杂概率系统的Markov随机场建模方法应用到纳米级别概率CMOS集成电路设计上来，首次提出了差分级联电压开关型Markov随机场逻辑的概念，该创新结构可以应用到所有门级电路中，极大的提高电路的容错性，可以有效的消除噪声等随机干扰的影响；第二，对噪声作用下概率CMOS门电路产生准确结果的概率与电路的功耗以及速度之间的关系进行了数学建模和仿真，并将其应用在小尺度CMOS工艺设计的超高速除法电路、运算电路和放大电路中；第三，以概率CMOS理念为设计基础，对基于100nm以下CMOS工艺的静态存储器单元的低功耗及高可靠性设计进行了研究，提出了一个反馈检测的方案；第四，在算法理论及系统设计级别进行了探索，相关成果的运用可以在保证纳米级别超大规模集成电路系统可靠性的前提下，极大的降低系统计算的复杂度以及硬件开销，并在FPGA平台验证；第五，搭建了基于高性能的65nm CMOS FPGA验证平台，取代过于昂贵的流片，对噪声作用下概率CMOS门电路产生准确结果的概率与电路的功耗以及速度之间的关系进行了数学建模和仿真，并在实际的65nm FPGA硬件验证平台上加以验证；第六，以概率CMOS理念为设计基础，对有限域乘法器的并行VLSI结构进行了研究，在适当提高硬件冗余的条件下，大大提高了运算的可靠性和运算速度，并且以此为基础设计了两款电路在FPGA上验证实现；此外，还应用概论CMOS理念，采用小尺度CMOS工艺进行了一系列超高速电路的研究。.课题在合作单位的支持下，参加了五次小尺度CMOS工艺的流片和测试；在基金的资助下发表SCI检索期刊论文5篇，另有2篇在撰写中，EI及ISTP检索论文12篇，完成了既定的目标；参加国际会议15人次，其中出国参加会议有5个10人次；受邀在国际会议上组织了三个专题；邀请合作专家新加坡南洋理工大学杨杰圣教授来访交流指导三次；共计在项目资助下毕业硕士研究生3人，在读硕士研究生3人。.综上，课题组较为圆满的按计划完成了研究，取得了预期的科研成果，在此感谢国家自然科学基金的资助。