纳米尺度SOI器件ESD工艺方法、模型模拟和器件结构研究

CMOS SOI工艺进入纳米尺度后，器件特征尺寸不断减小、栅氧变薄、结深变浅、以及硅化物技术的引入，使得集成电路抗ESD冲击能力大大降低。而SOI器件与体硅器件在结构上的区别导致了两者在ESD保护能力、失效机理和保护电路设计上有很大的差别。因此，如何解决SOI器件抗ESD冲击能力差的问题，提高SOI集成电路可靠性，对促进SOI集成电路产品化具有重要意义。该项目依托项目组成员多年SOI器件 ESD 防护方面的研究经验，拟开发纳米尺度SOI器件高ESD可靠性研究，研究内容包括：SOI器件ESD机理、相关工艺方法、模型模拟、ESD器件结构和版图设计。

静电放电（ESD）带来的芯片失效问题是集成电路产业不容忽视的问题。随着SOI技术的广泛应用，SOI工艺的ESD保护设计具有非常重要的理论研究意义和产业应用价值。课题组针对标准SOI CMOS常压和BCD高压工艺的ESD设计需求，对适用于常压与高压I/O端口和电源端口的ESD保护器件进行了研究，提出了多种新型ESD保护器件结构和电路。研究工作进展和主要成果包括：(1) ggMOS管ESD保护结构方面，课题组针对其多指结构开启不一致的问题，提出了一种新型ggMOS管结构。新结构栅极为一弓型结构，贯穿整个MOS管，有利于触发电流通过沟道区在各个指条间快速传导，提高开启均匀性，可将ggMOS器件的ESD保护能力即二次击穿电流提高20%。同时，研究了通孔分布位置与ggMOS器件ESD保护能力的关系，研究表明增大通孔间距，有利于多指器件ESD保护能力的提高。(2) SCR管ESD保护结构方面，课题组基于传统的低触发电压SCR结构设计了一种新型具有高维持电压的SCR结构—MISCR管。新结构在原有SCR结构中嵌入MOS管，二者呈并联连接。ESD冲击时，MOS管提前导通，辅助SCR管触发，使其具有较低触发电压；通过增加寄生pnp管的基区宽度，实现较高的维持电压；最终器件的抗ESD能力由SCR结构决定。流片实验结果表明，MISCR器件有效提高了维持电压，将其增至1.1VDD的安全范围内，避免了闩锁效应的发生。(3) LDMOS管ESD保护结构方面，课题组提出了新型LDMOS-SCR器件。新结构的特点是：在原有LDMOS结构中嵌入SCR结构，当ESD冲击来临时LDMOS结构决定器件触发电压，SCR结构决定器件ESD电流泄放能力。新结构与SOI BCD工艺兼容，可替代LDMOS作输出Buffer器件。流片实验结果表明，LDMOS-SCR器件相比传统LDMOS器件具有相同的触发电压，二次击穿电流提高4倍。(4) ESD电源钳位电路方面，课题组提出了一种新型多重RC触发ESD电源钳位保护电路，通过电流镜结构电容、CR探测器和非对称反相器的使用，在更小的版图面积下，实现泄放晶体管更长的开启时间和正常操作时更小泄漏电流。流片实验结果表明，最终提出的电路在版图面积为原始电路的87.6%、正常偏置时漏电为原始电路的70.7%的情况下，实现了ESD冲击下，超过原始电路2.25倍的泄放晶体管的导通时间。