宽带连续时间ΔΣ模数转换器设计研究

With the continuing scaling of CMOS technologies, digital signal processing (DSP) capability has significantly increased, resulting in higher data rate and wider bandwidth in modern wirelss communication system. This imposes much more stringent requirement for analog-to-digital converter(ADC), such as higher sampling rate, higher dynamic range and lower power consumption, leading to very tough design chanllenges. Continuous-time delta-sigma modulator(CTDSM) has been receiving obviously inreasing attention as they are particularly suited for implementation in deep sub-miron CMOS technologies. Compared to its counterpart in discrete implementation, CTDSM features builtin anti-aliasing property, more relaxed requirements for opamps and sample-hold circuits, which align very well with the trend of CMOS technology scaling. The advantages of lower power and lower cost offered by CTDSM are manifested by its popularities in TV, cellular, bluetooth and FM applications. Therefore, research on CTDSM is of great importance in both academia and industry. This research focuses on how to minimize or compensate the excessive loop delay introduced by quantizer, finite gain-bandwidth-product of opamp and dynamic element matching circuits, so as to extend the applications of CTDSM towards high-speed high-resolution data conversion in the future.

随着集成电路深亚微米工艺的进步和数字信号处理功能的日益强大，无线通信系统朝着更高数据速率和更宽带宽的方向发展。这就要求模数转换器需要满足更高的采样率，更高的动态范围，同时应尽可能降低其功耗，因此对设计提出了极为严峻的挑战。连续时间ΔΣ模数转换器是目前国际学术研究的热点，其低功耗和低成本优势（如内置的抗混叠性能，对运算放大器速度和采样保持电路性能要求的降低）使得它更适合深亚微米工艺发展的方向，因而得以应用于许多无线通信系统中，如电视，手机，蓝牙，调频等。本项目将紧跟目前国际研究的热点，重点研究宽带高精度连续时间ΔΣ模数转换器设计中的难点，即如何降低或补偿量化器，运算放大器和失配整形算法引入的环路延迟对系统稳定性的影响，减小时钟抖动对信噪比的恶化并努力降低其功耗，从而充分挖掘连续时间ΔΣ模数转换器的潜力，拓展它在未来高速高精度模数转换方面的应用，为我国无线通讯产业和集成电路产业做出贡献。

本课题对高速高精度的连续时间sigma-delta ADC进行了研究并完成了流片设计。电路采用FBFF结构，通过引入一条从输入到第三级积分器的前馈通路降低了第二级积分器的输出摆幅，通过调整调制器的结构参数与量化器的增益降低了最后一级积分器的输出摆幅。为了缩短设计周期，利用MATLAB Simulink与Cadence Verilog-a对调制器进行了行为级建模与仿真，分析了环路延时、时钟抖动、DAC非线性、非理想放大器、时间常数漂移、电容电阻非线性等非理想特性，并仿真了这些因素对调制器SNDR的影响。基于行为级建模，在CMOS工艺下设计了sigma-delta调制器。电路使用了3位量化，在降低时钟抖动的影响的同时降低了调制器对放大器线性度的要求，并且提高了调制器的过载电平。调制器使用了基于switch matrix的环路延时补偿方法，避免了额外的反馈回路对积分器的影响。通过使用禁用态锁存器代替部分比较器，Flash ADC的功耗降低了40%。全差分放大器没有使用密勒电容，而是使用前馈通路补偿稳定性问题，不仅减小了功耗，还拓宽了单位增益带宽。数字滤波器使用CIC滤波器作为第一级，第二级为FIR滤波器补偿CIC滤波器的通带幅频特性衰减，最后一级为半带滤波器以确保足够的阻带衰减。设计芯片测试PCB板后，对电路芯片进行了测试，ADC实现了65dB的SFDR与58dB的SNDR。CTSD ADC在高速高精度低功耗的应用中有非常重要的意义，本课题的研究，为CTSD ADC在这一领域的应用奠定基础。