基于“余数系统”的DSP系统高效数值缩放方法研究

随着通信、信息处理、多媒体技术和网络技术的发展，对数字信号处理VLSI实现的要求日益提高。利用"余数系统"的并行数值表征及计算，即利用并行的独立的简单运算代替传统的单次复杂运算，使运算复杂度和功耗上得到简化和降低，从而使"余数系统"成为解决数字信号处理过程中高速、大动态范围与低功耗、低复杂度矛盾的有效途径之一。本课题将以基于RNS的DSP系统所面临的基本问题- - 数据缩放问题为切入点，以余数系统高效数值缩放方法、适合构建DSP系统的余数基构造方法、余数系统符号检测方法、余数基动态范围扩展方法等作为核心研究问题，讨论其算法基础、构造理论和实现方法。本项目研究的创新点在于为余数系统的缩放、基的选择和符合检测提供高效、易于实现的方法。通过本项目研究工作将为低功耗、低复杂度的数字信号处理芯片设计提供新方法和技术准备。