软件定义硬件中数据密集型应用的高性能映射技术研究

The rise of big data-driven artificial intelligence (AI) has put forward demand for the acceleration of data-intensive applications. Software defined hardware (SDH), targeting to build runtime reconfigurable hardware and software that enables near ASIC performance without sacrificing programmability, becomes one of the most potential technologies for accelerating these applications. Due to the data density and structural diversity of applications and the complexity and restriction of SDH hardware, the SDH mapping presents the problems of long compilation time, memory accessing conflict, low computational parallelism and poor scalability. To address these common and key problems, this project proposes a high performance mapping approach for data-intensive applications over SDH on the basis of the solid research of multi-parameter collaborative mapping technology over coarse-grained reconfigurable architecture. The mapping approach comprehensively utilizes the theory and method of multidisciplinary innovation from reconfigurable computing, storage management, deep learning and reinforcement learning. In detail, our project consists of three parts. First, the project establishes an accuracy performance model for SDH architecture. Then, a conflict-free data placement algorithm is well designed. Finally, a deep reinforcement learning based placement and routing algorithm is delicately studied. The project has significant breakthroughs for SDH compiling, which can help to break the barriers between the software and hardware of big data-driven AI.

大数据驱动人工智能的兴起对数据密集型应用的加速提出了迫切的需求。软件定义硬件（SDH，Software Defined Hardware）因为兼具高能效和高灵活性的特点，成为加速数据密集型应用的最具潜力的技术之一。由于数据密集型应用的数据密集性、结构多样性和SDH硬件资源的复杂性、限制性，SDH编译映射算法呈现出编译时间长、访存冲突多、计算并行度低和扩展性差等问题。本项目针对以上共性和关键问题，在自己所取得的可重构计算芯片多参量协同映射技术等成果的坚实研究基础上，综合运用可重构计算、存储管理、深度学习、强化学习等多学科创新设计理论和方法，开展SDH架构多参量高精度性能模型建立、无访存冲突的内存划分优化、基于深度强化学习的布局布线优化等研究，最终提出SDH上数据密集型应用的高性能映射方法，在SDH架构编译基础研究方面有重大突破和重要创新成果，有助于打通大数据驱动人工智能软件和硬件之间的壁垒。

随着人工智能、大数据等新兴应用的快速发展，数据密集性应用对处理器的性能提出了迫切的需求。以动态可重构处理器为典型代表的软件定义硬件架构，具有高性能、低功耗和编程灵活的优点，是加速数据密集性应用的理想架构之一。但是由于动态可重构处理器架构资源的紧凑性而应用具有多样性，面向可重构处理器的编译呈现出搜索空间大、复杂度高等难题。本项目着眼于从编译的角度解决数据密集性应用在可重构处理器上的执行性能问题，并在通过在硬件架构层面的局部优化提升编译性能的理论上限，最终大幅提升了数据密集性应用在可重构处理器上的执行性能。研究者首先针对单层循环数据流图编译性能低、编译时间长、可扩展性差等问题，提出了基于深度强化学习的数据流图空间映射方法，提升了单层循环的执行性能；针对多层非完美嵌套循环，首先根据其在可重构处理器上的执行范式构建出性能模型，然后基于多面体模型进行循环变换空间的高效搜索，最后根据性能排序对变换后的循环进行软件流水映射，提升了多层嵌套循环的执行性能；针对数据密集性应用在可重构处理器上访存冲突多、计算能效低的问题，从硬件角度设计了基于层次化寄存器链的寄存器网络互连结构和基于随机近似计算的处理器功能单元，并相应从编译角度提出了长依赖路由算法和数据流图算子精度分配算法，提升了硬件架构的能效。最后，基于上面提出编译方法和硬件优化，进行了集成验证，完成了编译工具链设计和硬件架构设计等全过程，最终形成了面向数据密集型应用的软硬件平台。本项目的研究成果，一方面通过处理器架构和编译的探索促进了我国领域定制处理器的研究；另一方面，也为日益涌现的数据密集型应用提供了基础算力支撑。