先进集成电路工艺下高能效混合结构Δ-Σ ADC关键技术研究

ΔΣ ADC is a popular architecture in high-resolution applications. In recent years, the classic ΔΣ ADC design techniques have suffered great challenges from the integrated circuit (IC) technology scaling: (1) the lower supply voltage and intrinsic gain of transistors result in direct reduction of signal-to-noise ratio and make it difficult to realize high-performance amplifier and comparator, and finally disable the classic ΔΣ ADC techniques that relay on high-performance analog circuits; (2) devices mismatch problem is more severe with smaller feature size, however the classic matching techniques is unsuitable for ΔΣ ADC with advanced IC technology because the hardware cost is too high..The proposed research is to make a comprehensive study on the issues that limit the energy efficiency of ΔΣ ADC in advanced IC technology, explore the mechanism that can improve the energy efficiency, propose the new hybrid ΔΣ ADC architecture, address the mismatch problems in high-bit element array, and realize a highly energy-efficient ΔΣ ADC chip..The proposed research will break through the limitations of classic ΔΣ ADC techniques in advanced IC technology, provide feasible solutions for highly energy-efficient ΔΣ ADC. This research has significant scientific and economic value in the development of wireless communication, internet of things and many other applications.

Δ-Σ ADC是在高精度应用领域十分流行的一种ADC类型。近年来随着集成电路制造工艺的持续进步，经典Δ-Σ ADC设计技术在实现高能效时遭遇到了前所未有的挑战：（1）晶体管工作电压和本征增益越来越低，引起了信噪比的下降，并使高性能放大器和比较器更加难以实现，进而使依赖于高性能模拟电路的经典Δ-Σ ADC设计技术不再有效；（2）集成电路特征尺寸的缩小使器件失配问题更为严重，然而经典的器件匹配技术由于硬件开销过大而不适用于先进工艺下ΔΣ ADC的设计。.本项目拟对限制Δ-Σ ADC能效的各种因素进行深入分析，探索提升能效的机制，提出新型混合结构Δ-Σ ADC架构，并研究解决器件失配等关键问题，设计实现高能效的Δ-Σ ADC芯片。.本项目将突破传统Δ-Σ ADC设计技术在先进工艺下的局限性，为高能效Δ-Σ ADC的实现提供有效解决方案，对于无线通信、物联网等领域的发展有着重要的科学意义和经济价值

本项目致力于研究先进工艺下高能效混合结构Δ-Σ ADC设计的关键技术，解决集成电路工艺演进给ADC设计带来的信噪比下降、器件失配加剧等问题。. 经过深入研究，本项目提出了一系列原创性的ADC设计关键技术，设计、流片并成功测试了两款高性能混合结构ADC芯片样片。本项目的主要研究内容及重要结果有以下几个方面：. （1）针对比较器噪声和器件失配对ADC精度的限制，本项目提出了无源增益噪声整形和二阶失配误差整形技术。相比现有技术，将比较器噪声降低了25倍，同时消除了器件失配带来的非线性失真，有效提高了ADC的的精度，同时降低了功耗。这一成果发表在2020年的ISSCC会议上。. （2）针对采样噪声对ADC信噪比的硬性限制，本项目提出了ADC的采样噪声抵消技术，打破了学术界长期以来公认的kT/C噪声极限，将ADC的采样噪声降低了50倍。这一技术使得在ADC设计中可以大幅降低采样电容的尺寸而不会带来巨大的噪声代价，进而有效缓解了ADC芯片的功耗和面积。这一成果发表在2020年的ISSCC会议上，并受邀扩展发表在JSSC期刊上。. （3）针对传统噪声技术整形能力弱、PVT稳定性差、以及难以扩展至高阶的问题，本项目提出了新型的基于电容叠加和动态缓冲的积分器电路，设计实现了一款具有强整形能力和高稳定性的四阶噪声整形SAR与Δ-Σ混合结构的ADC芯片。. 本项目提出的一系列创新技术可有效降低ADC中的噪声、失真等非理想因素，缓解了集成电路工艺演进对ADC性能带来的影响，对先进纳米级工艺下高能效ADC设计具有一定的参考和促进意义。