基于可配置处理器的Ray-Tracing算法专用硬件体系结构的研究

当前，各种应用，特别是嵌入式移动设备环境对真实感图形的需求愈加广泛。然而，真实感图形生成的计算量巨大，绘制速度上的瓶颈仍然是制约其发展的首要因素。本课题将针对已在交互式3D图形绘制领域占据最为重要的实时光线跟踪算法（Ray Tracing）,提出了基于可配置处理器的多核专用硬件体系结构以满足实时绘制的要求，通过新型的基于可配置处理器的设计方法替代传统的ASIC设计方法，以达到性能、成本、功耗的最优折中。此硬件体系结构将主要用于嵌入式设备，扩充真实感图形应用领域，弥补基于PC的多核处理器及通用GPU无法应用于此类设备的缺陷，同时也为开发具有我国自主知识产权的专用图形芯片打下坚实基础。

进入后PC时代，随着显示技术突飞猛进的发展和集成电路工艺水平的提高，如何在较小尺寸的屏幕上呈现各种色彩绚丽、动感十足的2D/3D 图形效果，增强用户视觉体验将是后PC 时代各类嵌入式设备的显著特征，这对其图形处理能力提出了巨大而艰巨的挑战。为了应对这一挑战，本课题面向Ray-Tracing真实感图形算法，针对嵌入式设备“量体裁衣”的特点，提出基于可配置处理器的技术的Ray-Tracing多核专用硬件体系结构，以达到在绘制速度、芯片面积、功耗以及绘制效果之间的最优折中。课题的研究内容包括面向Ray-Tracing算法单核处理器体系结构的研究、面向Ray-Tracing算法多核处理器体系结构的研究、面向Ray-Tracing的优化硬件图形管线的研究等，并对Ray-Tracing算法多核处理器的容错技术、全系统软硬件协同仿真环境等支撑技术进行了探索，最终完成了Ray-Tracing专用体系结构的芯片后端设计、性能评估以及FPGA原型平台验证。首先，本课题针对Ray-Tracing的运算特点，提出了面积有效的高性能四维向量运算单元（VAU）和用于超越函数计算的特殊功能单元（SFU），并以此为基础，提出了基于传输触发体系结构的可编程、可配置Ray-Tracing单核处理器体系结构，并完成了处理器芯片后端设计和性能评估；接着，在单核处理器的基础上，提出了Ray-Tracing多核处理器架构，并针对多核处理器的光线拾取策略、顶点Cache结构以及多核容错等方面展开研究，以确保多核在充分挖掘Ray-Tracing算法任务并行性的同时，高效而稳定的运行。然后，针对Ray-Tracing算法的固定管线部分，如三角形裁减、深度测试等，提出了面积/带宽优化的专用硬件设计方案。此外，为了在嵌入式图形系统设计早期对Ray-Tracing多核处理器体系结构进行功能验证和设计空间探测，本课题提出了基于QEMU/SystemC技术的全系统软硬件协同仿真环境。最后，采用BEE3 FPGA平台对提出的Ray-Tracing多核处理器进行了原型验证。本课题的研究成果扩充真实感图形应用领域，弥补基于PC 的多核处理器及通用GPU 无法应用于此类设备的缺陷。其研究成果不仅可面向Ray-Tracing算法，还可作为嵌入式GPU的基础架构，为开发具有我国自主知识产权的专用图形芯片培养了人才团队，积累了技术和经验。