专用集成电路自动设计的优化理论研究
基本信息
结项摘要
本项研究实现了从数字系统的行为级VHDL描述到逻辑结构描述的高级综合，并针对FPGAxilinx元件库映射居工艺相关的ASIC，直至生成FPGA的器件。本系统完成了VHDL语言全集的编译、数据通道及控制器的综合、工艺映射、多级混合模拟与验证以及逻辑图的自动生成。研究的重点是高级综合、逻辑综合、工艺映射以及混合级模拟等一系列关键EDA技术的算法及实现方法，解决了从电路系统行为、功能、算法的VHDL语言描述直接生成ASIC器件的诸多技术难点。本项成果使得从VHDL高层抽象描述自动生成ASIC器件成为现实，特别是能够在机房条件下直接生成FPGA的ASIC器件，具有广泛的应用前景。
项目摘要
项目成果
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数据更新时间：2023-05-31
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