用于VLSI IP保护的现场可检测混合动态水印技术研究

集成电路设计进入片上系统时代（SoC）后，知识产权核（IP）广泛得应用在SoC设计中，IP非法盗用损坏了IP所有者的利益，保护IP所有者产权利益成为当务之急，水印技术是保护IP的有效手段。基于对IP水印技术已有的研究，本项目提出鲁棒的、现场可检测的混合动态水印技术，用于保护IP。具体研究鲁棒的FSM水印技术和实现产权信息现场检测DfT水印技术，实现混合动态水印技术，分析其有效度和鲁棒性，并通过时序电路的可达性信息将两动态水印技术关联，实现上层水印信息通过下层测试设计进行现场检测。该混合水印技术结合了两水印技术的优点，保证了水印技术的鲁棒性和低设计开销，实现了产权信息的现场检测，为IP所有者快捷有效的保护自己的产权利益提供了可行的方案。

集成电路（IC）的复杂度与日俱增，已进入片上系统（SoC）时代。SoC设计以复用知识产权（IP）核为理念，SoC的广泛应用促进了IP核的交易。而IP核的非法复制与盗用给IP所有者造成了巨大经济损失，因此亟需有效的手段保护IP。基于约束的水印技术是目前保护IP核的主流技术。而现有的水印技术多存在着如下问题：（1）水印设计开销大；（2）无法抵御典型移除攻击；（3）产权无法现场检测。鉴于上述背景，本项目提出保护大规模集成电路（VLSI）知识产权的混合动态水印技术。旨在实现开销小、鲁棒性强且易于现场检测的水印技术。项目主要研究基于有限状态机（FSM）的动态水印技术、基于可测试性设计（DfT）的动态水印技术以及结合二者的混合动态水印技术。. 项目提出并实现了基于转移的FSM动态水印技术。该技术利用FSM中的原有转移以及空闲转移实现当特定序列输入时，FSM输出序列的特定位置上包含水印信息。相比于其他FSM水印技术，该技术引入较少的空闲转移，降低了水印设计开销；在引入新输入端以增加可利用的空闲转移时，对无关位的特别处理，不仅降低了水印设计开销，同时增加了水印的鲁棒性；水印输出序列的长度可根据最终的水印开销灵活设置，实现了开销的进一步降低。该水印技术实施在逻辑综合前的FSM设计中，它可以抵御逻辑综合及其之后各设计层上的优化操作以及旨在优化FSM设计的多种算法，有较强的鲁棒性。. 项目提出并实现了基于DfT中扫描链设计的动态水印技术。该技术基于水印约束和测试功耗约束进行扫描链排序，实现在特定序列输入扫描链时，输出序列的特定位置上包含水印信息。该水印技术对原设计的面积、时序和功耗以及故障覆盖率等性能均无影响，对测试功耗的影响在可忽略的范围之内。由于DfT结构在IP集成以及IC封装之后仍可探测IP内部的信息，该水印技术实现了产权信息的现场检测。. 结合上述两种水印技术，项目实现了混合动态水印技术。利用时序电路寄存器间的可达性，嵌入在FSM中的水印信息可以通过扫描链检测。因此，当DfT水印信息遭攻击时，产权信息可通过FSM中的水印得以验证。该混合水印技术成功结合了FSM水印技术的鲁棒性和DfT水印技术的可现场检测性，水印设计开销在可忽略的范围内。.该项目实现了低开销、鲁棒性强且易于现场检测的混合动态水印技术，为保护集成电路知识产权提供了一种有效可行的技术方案。