北京谱仪Ⅲ主漂移室内室改进的MAPS探测技术研究

The R&D for the inner chamber upgrade of BESⅢ main drift chamber is investigated according to its working status and upgrade requirements. Based on MAPS technology, the detector prototype of one-eighth inner chamber scale, equipped with readout electronics and data acquisition system, will be developed, and the new scheme of detector simulation and track reconstruction will be studied. The knowhow technology of silicon pixel detector, readout electronics and data acquisition can be acquired by means of MAPS design, prototype construction and test. All those efforts is to meet the detector specifications, such as position resolution, detection efficiency, rate capability, and mechanical material, that are required by high beam current of BEPCⅡ, and to provide the feasibility design and engineering design of inner chamber upgrade.

针对北京谱仪Ⅲ（BESⅢ）主漂移室（MDC）内室的工作现状及改进要求，开展升级的预制研究。基于MAPS像素探测器技术，建立1/8内室规模的探测器模型及读出电子学和数据获取系统，并开展探测器模拟和径迹重建的新方法研究。通过MAPS芯片的设计研究、探测器模型的建造和测试，掌握硅像素探测器及其读出电子学、数据获取的关键技术，在位置分辨、探测效率、耐计数率能力、结构材料等性能上，满足BEPCⅡ高束流强度下工作的要求。为今后BESⅢ MDC内室的升级提供可行性设计及工程方案设计。

本项目针对北京谱仪（BESⅢ）漂移室内室升级改进的要求，开展基于MAPS硅像素探测器技术模型研制和性能研究。通过模型的研制和测试，掌握MAPS 像素探测器的性能以及制作过程中的关键技术，为BESⅢ内径迹室升级提供一个候选方案。项目的重要结果体现在以下几方面：.1.开发了基于Geant4的模拟软件和基于Kalman滤波技术的径迹重建软件，完成用MAPS像素探测器作为BESⅢ内径迹室的性能模拟研究及方案优化，预期性能总体上好于现有探测器。.2.开展MAPS芯片优化设计，改进了读出电路和像素单元结构，提高帧读出速度；完成列级ADC读出电路设计，同时针对不同像素尺寸结构，完成了MAPS原型芯片设计并成功流片。.3.完成探测器模块（ladder）的结构设计，解决了ladder的物质量与支撑结构的强度及稳定性问题，实现单层0.5%X0（辐射长度）的低物质量要求；研制了MAPS芯片的探针台测试系统，完成了芯片批量测试；完成ladder制作平台、以及模型ladder的研制。.4.完成基于以太网络架构的读出电子学方案设计，大为简化整体系统结构；完成ladder级柔性电缆前端电子学设计、研制；完成分布式信号处理、数据传输后端读出电子学系统设计和研制。.5.完成数据获取系统的架构设计和研制，实现了基于SiTCP的千兆网络数据读出，开发了数据获取系统软件；DAQ软件对数据进行分布式读出，并根据BESⅢ数据格式的要求，进行在线处理和子探测器事例组装和存储。. 本项目为首次开展的硅像素探测器用于BESⅢ这类较低能区正负电子对撞实验内径迹室的可行性研究，不仅为BESⅢ未来升级提供一个新技术候选方案，而且是MAPS像素探测器研究的有益尝试。本项目在各相关系统基本属于自主研发，为此领域培养了一定规模的研究队伍，发表文章3篇。参加项目研究两名博士研究生、两名硕士研究生毕业。由于芯片与柔性电缆线邦定的工艺问题未解决，ladder读出电子学、以及后续的模型组装和测试未能按期完成，这部分工作将在今后两年内继续进行，最终实现项目的全部研究目标。