新型高效4H-SiC MOSFET的研究

4H-SiC is the most promising material for a new generation of high power device due to its superior material properties. A new structure of MOSFET is presented in order to develop the performance of high power device, in which the floating junction(FJ) consisted of p-buried layer is introduced. The discontinuous p-type layer is buried in drift layer of MOSFET based on advanced epitaxial overgrowth process, which leads to the obvious reduction of condunction loss as breakdown voltage given. It is an important role for increasing conversional efficiency of a new electric power systems that theoretical and experimental study on the new type of 4H-SiC power MOSFET, including numerical calculation model, a new proposal of floating junction structure and its method fabricated, critical processes of the novel device. Finally the high efficient 4H-SiC power MOSFET would have been fabricated with breakdown voltage of 1200V and figure-of-merit of increasing 30% compared to the traditional structure.

4H-SiC以优越的本征优势成为下一代高功率器件的首选材料。本项目提出将p型埋层构成的浮动结(FJ)应用于SiC MOSFET的新结构，来提高功率器件的性能。基于先进的多次外延生长技术，将不连续的p型层埋于MOSFET漂移层内形成一个浮动结，在满足所需要的击穿电压条件下，将极大的降低导通损耗。开展这一新型4H-SiC 功率MOSFET器件的理论和实验研究，对提高新一代电力电子系统的能源转换效率具有重要的意义。建立器件的数值仿真模型，对浮动结的结构和形成工艺提出新型设计方案，研究器件制备的关键工艺。最终研制出高能效的碳化硅功率MOSFET，耐压达到1200V，相比于无浮结结构品质因数增大30%。

4H-SiC以优越的本征优势成为下一代高功率器件的首选材料。本项目提出将p型埋层构成的浮动结(FJ)应用于SiC MOSFET的新结构，来提高功率器件的性能。基于先进的多次外延生长技术，将不连续的p型层埋于MOSFET漂移层内形成一个浮动结，在满足所需要的击穿电压条件下，将极大的降低导通损耗。.本项目对4H-SiC浮动结VDMOSFET、UMOSFET及半超结VDMOSFET的工作机理进行研究，建立了新型器件的二维数值仿真模型，完成了新型器件的优化设计。.SiC UMOSFET相比VDMOSFET具有更高的集成度和更低的比导通电阻，符合当前对功率系统能耗降低的要求。SiC浮动结UMOSFET能够明显抑制槽栅底部拐角的峰值电场，增大器件击穿电压。本文模拟了浮动结浓度、长度和位置对击穿电压、电场分布和比导通电阻的影响。基于优化的结构参数，该结构不仅在阻断状态下有效的保护了栅氧化层，而且器件的击穿电压和功率优值相比与传统结构提高了150%和440%。动态特性的仿真结果表明，该新结构器相比相同外延层参数的传统结构具有更小的栅漏电荷，更优异的开关性能。而且，浮动结的引入对体二极管的反向恢复特性没有影响。.创新性的提出非均匀掺杂浮动结UMOSFET，通过高斯掺杂浮动结的工艺设计，可以在保护栅氧化层的同时缓解浮动结和下漂移区之间的峰值电场，并且降低了浮动结离子注入工艺的复杂度和精度要求。在浮结掺杂面密度相同的条件下，高斯掺杂浮结器件的击穿电压相比均匀掺杂提高了18.8%，同时动态性能相比均匀掺杂浮动结并未退化。 .提出了一种适于4H-SiC VDMOSFET的轻掺杂P-well 场限环终端。与传统的P+场限环终端相比，这种新型终端能够在保证击穿特性不退化的情况下降低离子注入的损伤和工艺难度，节约工艺成本。实验结果表明：P-well场限环终端实现了1610V的反向击穿电压。这个结果接近仿真值的1643V，并且是理想值（1780V）的90%。证明P-well场限环能够应用于4H-SiC VDMOSFETs器件上，是的一种有效、稳固、工艺兼容性好的终端结构。.研究了高温热氧化及氧化后二次退火等新工艺对氧化层/SiC界面缺陷的改善机理，研究了器件关键制备工艺，获得最大反型层迁移率36cm2/V.s，SiC VDMOSFET器件1500V/7A，达到国内领先水平。