基于广义折叠技术的集成电路测试关键技术研究

The high cost of integrated circuit test resulting from the increased amount of test data is one of the main problems that integrated circuit test confronts. A kind of effective technical solutions in integrated circuit test based on reconfigurable network are put forward in this research, aiming at reducing the amount of overall data transmission and the transmission channel number between automatic test equipments and the circuit under test, and this saving test cost. It specifically includes: (1) putting forward a kind of automatic test vector generation algorithm according to generalized folding law, considering compression it when the test vector generates and making the generated test set accord with generalized folding law, so that the test set can be compressed according to the law; (2) studying the test technology in integrated circuit based on reconstructable network, putting forward a new test structure based on reconfigurable network, in which the storage of generalized folding set can be transformed into the storage of generalized folded seeds and the generalized folding law. This research also attempts to recommend a kind of automatic test vector generation algorithm according to the test parterns generated by generalized folding law, and develope a BOST plan. We expect the compression ratio can be above 1000, which will meet the development of integrated circuit test. We plan to apply for 2-3 patents, publish 5-8 excellent articles, and develop 1 or 2 copies of EDA software package and operation instructions.

测试数据量的增加导致测试成本的增加是集成电路测试所面临的主要问题之一。本课题提出一种有效的基于广义折叠技术的集成电路测试技术方案，以期达到减少自动测试设备与被测电路之间的总体数据传输量和传输通道数，节约测试成本的目的。具体包括：(1)提出一种按广义折叠规律生成测试向量的自动测试向量生成算法，在测试生成时就考虑压缩，使生成的测试集符合广义折叠规律，这样就可以根据该规律压缩该测试集；（2）研究广义折叠规律，提出一种基于广义折叠技术的集成电路测试方案，能够将对整个广义折叠集的存储变换成对广义折叠种子和广义折叠规律的存储。课题提出一种按广义折叠规律生成测试向量的自动测试向量生成算法，并开发出一种基于广义折叠技术的集成电路测试技术方案，期望其压缩比达到1000以上，以满足集成电路测试发展趋势的要求。计划申请2-3项专利，发表5-8篇高水平论文，开发EDA软件包及使用说明书1-2份。

测试数据量的增加导致测试成本的增加是集成电路测试所面临的主要问题之一。本课题研究有效的基于广义折叠技术的集成电路测试技术方案，以期达到减少自动测试设备与被测电路之间的总体数据传输量和传输通道数，节约测试成本的目的。本项目主要研究基于广义折叠技术的集成电路测试技术中的若干关键基础问题，以下几个方面取得了创新性成果：1. 提出一种广义折叠技术的集成电路测试数据压缩方案。首先，提出构建有向图，将完全测试集映射到有向图中；其次，通过查找有向图中最长路径将完全测试集分割成若干个广义折叠集；最后，存储广义折叠集的种子和广义折叠距离。另外，提出了广义折叠集的解压结构。该方案理论上可将整个测试集的存储转化成若干个广义折叠种子和广义折叠距离的存储。2. 提出一种整数存储无理数的测试数据编码压缩方法。首先将测试数据按游程长度划分，默认第1个游程长度为小数的个位，其他游程长度依次为小数的小数位，将测试数据转换成小数；然后提出用二分查找无理数的方法，将该小数转化成可以整数表示的无理数后存储无理数对应的整数表示m，l，k。该方法采取传输测试数据规律而不是测试数据本身的方法。3. 提出一种基于相邻位异或运算的测试数据压缩方法。该方法通过将当前位与其前一位进行异或运算，将测试集中0游程和1游程转换成0游程，01和10交替序列转换成1游程，对转换后的游程进行编码。该方法可以减少测试集划分数量；也可以增加最短可编码的划分长度，即可编码的最短划分长度由传统的0变成2，从而达到在不额外增加解码电路硬件开销的前提下进一步提高压缩率。4. 提出一种基于最大近似相容的分组测试向量的编码压缩方法。该方法应用于对经过基于编码的测试数据压缩方法压缩后的测试数据进行进一步压缩,其特征在于,首先需要一个存储器用于存储源测试数据集的分组的测试向量,在原测试数据集不存在无关位时,将测试向量等分划分,求得各相邻分组测试向量间的不兼容组数,在满足最大近似相容度范围时,对相邻的分组测试向量进行编码压缩。