SET/MOSFET混合单元的制备、分析及其逻辑设计

当特征尺寸达到纳米尺度时， CMOS尺寸的按比例缩小在理论和技术上都有很大到挑战。单电子晶体管由于具有超小尺寸、超低功耗、与CMOS制造工艺兼容等，正逐渐成为目前研究的热点。但由于工作特性的限制，纯SET必须在低温下正常工作，而SET/MOSFET混合逻辑单元不仅能够在室温下正常工作，并能够有效地发挥其独特特性。因此，本课题着重围绕SET/MOSFET混合逻辑的制备与逻辑设计的关键技术展开，集中系统地研究SET制备工艺与CMOS工艺兼容、SET与MOSFET混合制备、SET/MOSFET混合逻辑等各个方面所面临的核心关键理论和设计实现问题，目的在于研究一种与CMOS工艺兼容的SET/MOSFET混合单元制备流程以最大限度发挥SET的独特优势，最终制备实现一个四位的串行加法器。本课题的研究可以为SET的大规模实际应用提供坚实的理论和技术基础，具有重要的理论意义和应用价值。

本课题重点研究SET/MOSFET混合逻辑的制备与逻辑设计的关键技术，按照计划完成了研究任务，并对研究内容进行了扩展。研究了在室温条件下SET 的新特性，基于SETMOS 混合结构设计了类伪NMOS逻辑和可重构逻辑等，着重围绕SET/MOSFET混合逻辑的制备与逻辑设计的关键技术展开，集中系统地研究SET制备工艺与CMOS工艺兼容、SET与MOSFET混合制备、SET/MOSFET混合逻辑等各个方面所面临的核心关键理论和设计实现问题。.精确设计了基于有序介孔薄膜的室温单电子晶体管的结构，使隧穿结构完全由化学反应精确决定。开发了相应制备工艺， 搭建了纳米电子器件的电学测试平台，制备并测试了基于有序介孔薄膜的室温单电子晶体管。结构表征、电学测试、参数提取与理论模拟结果均与结构设计完全一致， 证实了器件的成功制备和基于有序介孔薄膜的室温单电子晶体管优化模型的正确性。.改进了SET的电导分析模型，并基于改进了的电导分析模型对其电导特性进行了初步分析。提出了能量量子化条件下的SET分析模型，并对该模型进行了验证。设计了基于SETMOS混合结构的类伪NMOS 逻辑。设计了基于SETMOS逻辑的可重构反相器/缓冲器单元和可重构类伪NMOS逻辑。设计了可重构单SET多输入逻辑。.项目研究期间。发表学术论文12篇，其中SCI检索4篇，EI检索11篇，在国际相关学术领域引起关注；已公示专利5项。项目期间，培养毕业博士生5人。