嵌入式模拟和混合信号内核的BIST和DFT研究

虽然数字内核的内建自测试（BIST）和可测试性设计（DFT）已经得到广泛应用，但是模拟内核仍然是一个瓶颈。由于模拟和混合信号内核缺乏成熟的故障模型和内部节点的不可访问性，因此其测试存在很大困难。本项目拟开展嵌入式模拟和混合信号内核的BIST和DFT研究。内容包括（1）基于时间分解概念和直方图方法用于模拟和混合信号内核的测试，减小BIST附加电路面积。（2）鉴于模拟内核主要是基于规格或参数的测试，包括大量参数测试，测试时间长，本项目拟采用优化测试序列理论和基于实验优化设计的统计方法来特征化被测内核的关键参数，删除不重要的参数，实现测试时间优化。（3）为了满足系统测试需要，基于JTAG实现对混合信号内核BIST的测试控制。因此，开展模拟和混合信号内核BIST的新结构、面积优化和测试时间优化方法和全局JTAG SOC系统控制测试策略研究，从而降低测试电路面积和测试价格，提高内核的可测试性。