面向100Gbps报文处理的硬件加速模型及机理研究

Hardware acceleration is an important means to improve the packet processing performance of network equipments. However, with the emergence and standardization of the 100Gbps high-speed link technique, the bottlenecks of "Memory Wall" and the SW/HW communication bandwidth become even worse in packet processing systems. The existing hardware acceleration technologies cannot catch up with the above trends, and it is in urgent need of in-depth study and a breakthrough. The project proposes to integrate the function offloading and the traffic offloading acceleration methods for the research of the hardware acceleration model and mechanism for 100Gbps packet processing: the theories and methods in the field of Hw/Sw codesign are utilized for designing task-trace-based packet processing acceleration model; the traffic offloading acceleration mechanism based on the task traces is studied in consideration of Hw/Sw communication overhead, by using the tools of graph theory and combination searching technology; the heavy-hitters-awared traffic offloading acceleration mechanism for task traces is proposed to exploit the time locality in the network traffic workload; the counting bloom filter technology is adopted for the design and implementation of the memory-optimized task trace cache supporting fast match. The research results of the project will provide a new way for building high-performance 100Gbps packet processing system, and it has important theoretical and practical significance.

硬件加速是网络设备报文处理性能提升的重要手段，而随着100Gbps高速链路技术的出现和标准化，高速报文处理系统中"存储墙"以及软硬件通信带宽的瓶颈作用进一步凸显，现有硬件加速技术难以匹配上述发展趋势，亟待深入探索和研究，并取得突破。项目提出将报文处理功能卸载与流量卸载加速方法有机融合，对面向100Gbps报文处理的硬件加速模型及运行机理展开研究：通过借鉴并利用软硬件协同设计领域相关理论和方法，构建基于任务序列的报文处理加速模型；利用图论、组合搜索等数学及建模工具，设计软硬件通信开销敏感的任务序列功能卸载加速机制；面向网络流量负载时间局部性开发，提出大流感知的自适应任务序列流量卸载加速机制；基于计数型布鲁姆过滤器技术，设计实现支持快速匹配的、存储空间优化的任务序列Cache。项目研究成果将为构建高性能100Gbps报文处理系统提供新的加速手段，具有重要的理论及实践意义。

互联网的蓬勃发展带来了网络流量的飞速增长，网络链路速率向100Gbps 的迈进对现有网络设备的业务承载能力提出了巨大挑战。已有硬件加速技术可在一定程度上满足现有网络设备的性能需求，然而在面对100Gbps 报文线速处理需求时，“存储墙”以及“软硬件通信带宽”问题将进一步凸显，成为制约报文处理系统性能提升的关键瓶颈。项目对100Gbps 报文处理硬件加速模型及机理展开研究，主要研究成果包括：（1）提出了多核CPU与硬件网络处理引擎融合的报文处理模型以及体系结构，可以有效支持功能卸载加速和流量卸载加速；（2）提出了一种高效的超轻量级DMA技术，可以有效打破软硬件通信带宽瓶颈，实现报文数据在软硬件间的高速I/O；（3）提出了基于直接存储访问的协处理器通信技术，有效提升众核与协处理器间的通信效率 ；（4）提出了基于流量统计的自适应路由Cache技术，通过引入快速响应和稳定性控制，可以提高Cache系统命中率，有效支撑高速网络流量卸载。项目组基于FPGA和多核CPU构建了高性能网络验证平台，基于验证平台对上述模型及关键技术的性能和资源开销进行了实验，结果表明上述技术具有可行性以及良好的性能可扩展性。上述研究成果可有效推动网络流量卸载加速以及功能卸载加速技术的融合发展，为网络设备报文处理性能提升提供新的思路和手段，具有重要的理论、应用和实践价值。