应用于物联网的超低功耗全数字频率综合器关键技术研究

In recent years, the Internet of things (IOT) are widely used in most areas. However, there are still many technical problems in IOT development. Ultra-low power wireless transceiver chip for IOT applications is one of the key technologies..This project will study the ultra-low power all-digital frequency synthesizer (ADPLL) chip for the wireless transceiver in IOT applications. It will focus on the research of ultra-low power design technique, fast loop locking scheme and linearity calibration algorithm. At the same time, on-chip test and debug of all-digital frequency synthesizer will be studied in this project. Finally, this project will design an all-digital frequency synthesizer chip with an output frequency of 1.2~2 GHz and a power consumption of less than 0.8mW based on nanometer CMOS process.

近年来，物联网的应用范围逐渐扩大，遍及生活中的各个领域。然而在其逐渐壮大发展的过程中，仍然存在许多技术问题。其中，超低功耗的无线通信收发芯片就是物联网广泛应用的关键技术和研究热点之一。. 本项目将研究应用于物联网无线通信收发的超低功耗全数字频率综合器芯片，重点研究在超低功耗的设计要求下，频综环路、数字控制振荡器、时间数字转换器等各设计指标之间的相互制约关系，基于理论分析，提出有效的环路锁定方案、超低电压振荡器设计技术以及时间数字转换器线性度校正技术；同时，研究全数字频率综合器的片上测试方案。理论及算法研究结果通过设计一颗输出频率为1.2~2GHz、功耗低于0.8mW的全数字频率综合器芯片进行验证。

本项目主要基于全数字频率综合器在物联网低功耗通信芯片上的应用展开了研究。重点研究了在超低功耗的设计要求下，频综环路、数字控制振荡器、时间数字转换器等各设计指标之间的制约关系；基于各部分理论分析研究，研究快速环路锁定方案、超低电压振荡器设计技术以及时间数字转换器线性度校正技术；同时，完成了两版低功耗全数字锁相环芯片的设计流片和测试，测试结果符合预期要求。在此基础上，进一步拓展开展了超宽频带低功耗数字辅助频率综合器的研究。共发表了SCI期刊论文及会议论文9篇，申请发明专利3项，培养研究生8名。