基于深度学习的通用信道译码异构架构研究

The wireless communication standards of the fifth-generation communication (5G) have been established recently. The channel encoders and decoders of 5G communication systems will contain several coding schemes, such as the low density parity check codes (LDPC), polar codes and turbo codes. The co-existence of multiple channel coding schemes therefore becomes inevitable in future communication systems. In traditional channel coding methods, each individual channel decoder can only support a certain kind of channel coding scheme, in which case 5G terminals will have to integrate several decoders for channel decoding due to the co-existence of multiple coding schemes. The integration of several decoders on chip is inefficient in chip area, speed and complexity. Therefore, this project will explore a novel heterogeneous architecture for channel decoding, which can be applied to the future wireless communication systems. Both decoding algorithms and hardware architectures will be researched. Firstly, the traditional decoding algorithms and deep learning based decoding methods will be studied and merged in this project. Then, the advantage of both methods will be taken to propose a unified decoding architecture for all generally-exploited channel codes. Finally, the unified heterogeneous decoder, combined with a data-path reconfigurable decoder and a deep learning co-processor, will be designed and implemented by FPGA. A wireless communication system prototype will be developed to evaluate the efficiency of the proposed architecture.

随着第五代无线通信（5G）标准的陆续确立，5G通信系统的信道编解码器将需涵盖包括低密度奇偶校验码（LDPC）、极化（Polar）码、Turbo码等在内的多种信道编码方案。多信道编码并存将成为未来通信系统发展的必然。在此情况下，传统的单一、分立的译码方案面临着硬件资源消耗高、控制复杂、面积效率低以及峰值速率难以提升等问题，已不再适用于包括5G在内的未来通信系统需求。因此，本项目将突破原有信道译码框架，探索一种通用、创新的信道译码异构架构，以一套通用架构实现不同的信道译码算法。本项目拟从算法与架构两个层次开展研究。在算法方面，将深度学习译码方法与传统信道译码算法进行深度融合，着重于解决算法的通用性问题；在架构方面，提出通用信道译码异构框架，着重于处理架构的可重构、资源复用与资源优化。最后，本项目将在FPGA平台完成该异构架构的设计、实现，并搭建无线通信原型系统，验证该方案在实际系统中的性能。

随着无线通信技术的发展，包括5G、6G在内的通信系统将涵盖多种信道编码方案，包括括低密度奇偶校验码（LDPC）、极化（Polar）码、Turbo码等。因此，多信道编码并存将成为未来通信系统发展的必然。在此情况下，传统的单一、分立的译码方案面临着硬件资源消耗高、控制复杂、面积效率低以及峰值速率难以提升等问题，已不再适用于未来通信系统需求。针对上述问题，本项目从两个维度探索了信道融合译码策略的可行性。.首先，本项目研究了基于数据通路可重构的通用信道译码器架构。以LDPC与极化码为例，设计并实现了一种融合译码器架构，从基本译码单元、数据流组织等方面进行比较，提出一种优化结合策略；在此基础上，提出了可重构译码单元（RDU）结构，通过配置编码模式与译码配置，适配 R15 标准中所有的极化码与 LDPC 码译码所需的码长与码率。基于该RDU结构，进而提出了可重构译码器架构，集成多个 RDU 模块并采用分级的译码并行策略，可在不同码字情况下尽可能提高译码单元利用率。在ZTE 55nmCMOS 工艺下，该设计可以达到 300MHz 频率、0.55mm2芯片面积，极化码译码速率（以1024 比特码长为例）达到 1.23Gbps、LDPC 译码速率（以2720 比特码长、11/34码率为例）达到 466.29Mbps。.在此基础上，本项目探索了基于深度学习技术的通用译码器方案可行性。本项目提出一种并行译码架构，将长码字拆分为多个并行译码的子译码架构，已解决神经网络译码器在长码字情况下难以训练收敛的问题；针对子译码架构，采用DNN结构的神经网络进行内码译码。同时，设计并实现了面向神经网络的FPGA加速器架构，用于优化子译码器性能。该译码加速器在 Altera Arria10 FPGA上可以达到 360MHz时钟频率，0.74GOPS/DSP 的DSP利用率。