硅基低功耗全数字锁相环的无校准相位噪声优化技术研究

An all-digital phase-locked loop (ADPLL) is a new system architecture, in which the phase-locked function is achieved by utilizing digital integrated circuits. This architecture has the merits of higher integration density, better process, voltage and temperature (PVT) immunity, and better process reconfigurability. Nevertheless, the signal digitization and the function for the fractional frequency division in this architecture increase the phase noise of the system, degrade its figure of merit (FoM), and limit its application. Focusing on issues about, this project will conduct a study to ADPLLs on the optimization of the phase quantization noise from the time-to-digital converter (TDC), the transition noise of the digital-controlled oscillator (DCO) and the digital quantization noise of the fractional frequency division ratio. In this project, a digitized high-order noise-shaping TDC that is applicable to ADPLL and a segmented over-sampling DCO with mismatch-shaping will be proposed to shape and sufficiently attenuate the noise from the digitization. Meanwhile, the space-time averaging for the fractional frequency division technique will be presented to suppress the digital quantization noise of the division ratio significantly. Based on these techniques, a system-level study on the noise and power optimization without any calibration will be performed, and an ADPLL architecture with better FoM will be proposed. This project works on the scientific issues for improving of the ADPLL phase noise performance and focuses on breaking the limitation of current techniques, which shows the significance of improving the research level of our country on the integrated PLL techniques and integrated communication systems.

全数字锁相环是一种通过数字电路实现锁相功能的新型系统架构，具有集成度高、PVT免疫力强、工艺可重构性好的优点。然而，该架构中信号数字化过程和小数分频功能增大了系统的相位噪声，恶化了品质因子，也限制了其应用范围。针对上述问题，本项目将对全数字锁相环中TDC相位量化噪声、数控振荡器转换噪声和小数分频比数字量化噪声的优化技术进行研究，提出适用于全数字锁相环的数字化高阶噪声整形TDC和带有失配整形的分段式过采样数控振荡器，来对数字化过程的噪声进行高通整形和有效抑制；提出时空均值小数分频技术，实现对分频比数字量化噪声全频域的显著抑制。并结合所提出的技术，对系统级无校准的噪声优化和功耗优化技术进行研究，提出具有更优品质因子的全数字锁相环系统架构。本项目针对全数字锁相环相位噪声特性亟待提升这一科学问题进行研究，突破现有技术的局限性，对提升我国单片集成锁相环技术和集成通信系统的研究水平具有重要意义。

全数字锁相环（ADPLL）具有集成度高、PVT免疫力强、工艺兼容性好的优点，但环路中信号数字化与实现小数分频功能的过程引入的附加噪声增大了系统的相位噪声，恶化了品质因子，也限制了其应用范围。针对上述问题，本项目从不同噪声源入手，提出了相应的解决方案与拓展研究方案，并设计芯片进行了验证。具体的研究包括以下几个方面：.（1）在小数分频比数字量化误差抑制方面，本项目研究并提出了时空均值实时小数分频技术，以及基于单一分频器与阵列结构的鉴频/鉴相器、电荷泵实现空间均值的低功耗方案，设计了一款2.4GHz锁相环芯片，分别实现了带内、带外相位噪声10dB和21dB的抑制，达到了与整数分频状态几乎相同的相位噪声水平；.（2）针对DCO转换噪声，本项目研究并探索了分段失配整形技术在DCO中的应用，提出了分段结构的高精度过采样DCO，对调频单元失配误差与动态转换误差的高通整形，并基于环形振荡器和LC振荡器设计了2款DCO芯片，实现了高频率分辨率和低相位噪声；.（3）针对TDC相位量化噪声，本项目研究并提出了基于环形振荡器阵列的相位量化噪声整形技术，与时空均值技术结合，不仅提高了TDC的有效分辨率，而且减小了分频比数字量化误差，实现了实时的小数分频，基于该TDC结构设计了1款ADPLL芯片，实现了均方根抖动从9.94ps到2.93ps的显著改善；.（4）结合采样型鉴相技术与本项目提出的时空均值技术，研究并提出了基于电压均值的实时小数鉴相器，基于该结构设计了4款不同鉴相模式的锁相环芯片，以更低的硬件开销和功耗，对分频比数字量化噪声和环路噪声同时进行了抑制，实现了84.9fs的超低抖动。.本项目研究成果在固态电路最顶级期刊IEEE JSSC上发表论文一篇，并受邀在国际会议IEEE ICCS、国内研讨会及企业要交流会上进行了报告。本项目针对全数字锁相环相位噪声抑制问题，创新性的提出了多项原创技术，突破了现有技术的局限性，对提升先进纳米工艺下超低抖动锁相环型频率源技术具有重要的理论研究意义和应用价值。