神经形态多核处理器的架构模型研究

Neuromorphic Chip aims at the realization of real-time and energy-efficient intelligent computation by emulating the structure and processing method of biological nervous systems. This technique is considered to be of great significance for the research of real-time artificial intelligent and non-von neumann processor architectures. Inspired by the idea of using the theory of neuromorphic systems to design the architecture of multi-core processors, this proposal aims to explore the architectural model of neuromorphic multi-core processor from the aspect of digital neuron, neuron interconnection and synapse storage. We will use the system-level design methodology and focus on three critical issues - the processing element design of nonlinear neuron models, the event-driven distributed communication protocol and the synaptic plastic model based on in-memory computing. The proposal’s objectives are two-fold: 1) to provide a massively parallel processing platform for achieving low-power and real-time artificial intelligent; and 2) as an aid in the investigation of new computer architectures, which break the rules of conventional von neumann architecture.

神经形态芯片通过模拟生物神经系统的信息处理方式和结构特征实现低功耗的实时智能计算，对人工智能和非冯诺依曼结构的新型处理器研究有极其重要的意义。本申请项目拟将神经形态系统的理论模型与多核处理器的架构设计相结合，从数字神经元、神经元互连和突触存储三个研究点入手，研究神经形态多核处理器的架构模型。项目拟采用系统级的片上系统设计方法，通过对非线性神经元专用处理单元、基于事件驱动的分布式神经元间通信策略以及基于内存中计算的突触可塑性模型等三个关键科学问题的研究，探索神经形态多核处理器的架构模型和设计方法，为实现低功耗的实时人工智能和探索非冯诺依曼结构的新型处理器提供思路和科学依据。

随着嵌入式设备处理能力的大幅提升和大数据、物联网等应用的快速发展，嵌入式设备被越来越多的用于大数据采集和大数据处理系统。针对嵌入式系统对高性能大数据处理的需求，本课题开展了基于MapReduce并行编程模型的多核片上系统（MPSoC）架构的研究。项目从架构模型、多核互连和处理器单元三个方面展开。首先，项目深入研究了大数据处理的计算和分析过程，针对其计算性能瓶颈，结合MapReduce并行编程模型，设计了软硬件协同的加速方案和多核处理器的架构模型，通过与数据流高度匹配的多核架构支持，提高嵌入式系统的大数据处理的能力。其次，针对多核处理器的核间同步问题，本课题研究了常用的Lock同步和Barrier同步机制，提出了一种基于消息传递的分布式核间同步方法，实现了多核间有序且无竞争的锁同步，且表现出良好的可扩展性。此外，由于嵌入式系统一般面向具体应用需求，本课题采用专用指令集处理器（Application Specific Instruction Set Processor , ASIP）的设计方法实现高性能、低功耗、可编程的嵌入式多核处理器平台。项目提出了一种可扩展的处理器内核，并利用商用处理器设计工具设计实现了一个32bit RISC处理器用于多核架构中的处理器单元，并基于该处理器构建了专用处理器的软硬件开发平台。最后，本课题进一步研究了处理器中算术运算单元的优化设计方法，针对大数据和人工智能应用天然的容错性，结合近似计算的方法，研究并提出了一种近似乘法器的设计方法，探索了计算精度与硬件成本和功耗的折中设计方法。