面向DVS-MVI的多核SoC测试结构设计与测试调度算法协同优化方法研究

Multicore systems-on-chip (SoC) with dynamic voltage scaling (DVS) and multiple voltage islands (MVI) is characterized by high performance and low power consumption, which is a new trend of SoC technology. Improved testing is an indispensable step in making multicore SoC practical. The project will research test problems for multicore SoC with DVS-MVI, including the study of its internal core and the design of test wrapper for IP, in order to realize IP core testability; the project will focus on scan chain balance method to minimize IP core testing time, and also research the test access mechanism (TAM) to match resources provided by automatic test equipment and the best test bandwidth for IP; the project will optimize distributed method of testing flow to reduce total test time of multicore SoC. What is special is that the project will make full use of the information between adjacent steps to realize the co-optimizing design between test architecture and test scheduling, arriving at increasing testing efficiency but decreasing testing cost. The project will present a more complete DVS-MVI-oriented multicore SoC test design, provide theoretical support for test problems in its design applications, and promote the practicability of multicore SoC in various industries.

采用动态电压调整（DVS）和多电压域（MVI）的多核SoC具有高性能和低功耗的特点，是SoC技术发展的新趋势。在多核SoC走向实用的过程中，对其进行完善的测试至关重要。本项目对面向DVS-MVI的多核SoC测试问题进行研究，测试结构设计方面研究其内部IP核的测试封装设计，以实现IP核的可测性；研究扫描链平衡方法，确保IP核的测试时间最少；研究测试访问机制设计，使测试资源的带宽与IP核的最佳测试带宽匹配；测试调度方面研究基于分布式的测试流程算法，减少多核SoC系统级测试时间。本项目的特别之处还在于充分利用上述研究过程中相邻步骤间的顺序信息传递和逆向信息指导，实现测试结构和测试调度算法的协同优化设计，达到提高测试效率和降低测试成本的目的。通过本项目的研究，将提出较为完整的面向DVS-MVI的多核SoC测试设计方案，为多核SoC设计应用中的测试问题提供理论支撑，将有力推动多核SoC的实用化进程。

项目针对DVS-MVI的多核SoC测试问题进行研究，提出了测试结构和测试调度算法的协同优化设计方法。根据DVS-MVI的多核SoC中IP核结构特点和可测性设计需求，完成对多核SoC的IP核测试封装设计，提出了一种基于资源复用的IP核测试结构（IPRM），通过复用被隔离IP核的扫描链，建立系统内虚拟测试源和测试宿。在扫描链平衡设计中提出两类方法：一种“基准量+裕量”拆分重组的扫描链平衡算法，拆分内扫描链的基准量和裕量，再通过“近似封装”、“重组”两阶段优化确定IP核的平衡封装结果；一种将扫描链平衡看做NP完全问题，利用优化算法进行求解的方法。为了提高测试总线的利用效率，提出了测试总线灵活分配的TAM设计方法。研究面向DVS-MVI的多核SoC测试流程的数学模型，实现多电压测试任务的流水线测试流程，提高TAM总线的效率，提出测试结构和测试调度算法协同优化设计方法。NAND Flash在SoC中通常占到60%~90%的硬件资源，因此在完成原定计划SoC研究工作之外，增加了对NAND Flash存储器测试的研究内容，以 NAND Flash 的错误特征为基础，依次从NAND Flash的错误发生机制、ECC算法局限性和块内页可靠性差异等方面对 NAND Flash 存储系统的管理策略进行研究。并在实验平台上进行了相关的实验验证。. 本项目的相关研究结论为面向DVS-MVI的多核SoC测试设计应用中的测试问题提供了理论支撑和实践基础。