低密度奇偶校验码的误码平层和迭代译码算法的混沌特性分析

One of the basic problems has not been solved in modern coding theory is: what causes the error floor and how to solve it for Low density parity check codes. It is the bottleneck for using LDPC codes in systems where require very low error rate, like deep space communication, high speed data transmission system and storage circuit. Through the research on code structure and iterative decoder, this project will try to solve the error floor problem in the following three aspects: 1. We will propose an efficient searching algorithm to locate the typical trapping sets in structured LDPC codes, then build the trapping set database. Meanwhile, we will figure out the relationship for different trapping set, and study their impact on error floor. 2. Based on large number of FAID decoders, we can analyze the error floor of structured LDPC codes using decoding diversity method. Then we will build the dynamical system model for FAIDs. Propose to use the methods in chaos control theory to study the convergence of FAID in error floor region. 3. Based on the T-EMS proposed in my PhD thesis for non-binary LDPC codes, we will implement the low complexity and low latency decoder on FPGA. This will help to study the error floor of non-binary LDPC codes.

低密度奇偶校验(LDPC)码的误码平层成因及其解决方案是纠错编码领域尚未解决的主要问题之一，也是制约LDPC码在对误码率有更高要求场合获得应用的瓶颈。本项目围绕LDPC码结构和迭代译码算法展开研究，寻找降低误码平层的方法,主要研究以下三方面内容：1.基于环组合和图同构,拟提出一种快速搜索结构化LDPC码中的典型诱捕集的算法，建立典型诱捕集数据库，理清不同诱捕集之间的内在关系，进而研究不同诱捕集对于误码平层的影响；2.利用FAID译码器的数量优势,采用译码多样性来研究结构化LDPC码的误码平层，建立FAID译码器的动态系统模型，拟提出运用离散混沌控制理论中添加扰动的方法解决译码器在误码平层区域的收敛性问题；3.基于申请人博士论文中为多元域LDPC码提出的T-EMS译码算法，利用FPGA搭建低复杂度低时延通用型多元域LDPC码译码器的硬件仿真平台，为研究多元域LDPC码的误码平层提供平台支撑。

项目针对低密度奇偶校验码的误码平层成因及其解决方案展开研究，重点围绕诱捕集及其快速搜索算法、FAID译码器的纠错能力及其动态特性分析和多元域LDPC码的译码算法简化及实现来进行。首先，项目研究给出了典型诱捕集的分类及其与环的关系，提出了一种诱捕集的快速搜索算法，为充分理解迭代译码的误码平层提供了有效的理论支撑；其次，在不增加译码复杂度的情况下，通过FAID译码器组和随机扰动来提升译码器的纠错能力，使其达到最大似然译码性能，同时给出了FAID译码器的动态系统模型并对其参数轨迹进行了大量的仿真分类研究，为建立更精确的模型奠定了坚实的基础。最后，项目研究提出了一种多元域LDPC码的简化译码算法，该算法克服了EMS和T-EMS算法的缺点，同时适用于高码率和高阶域的多元域LDPC码，我们也给出了该简化算法的硬件实现方案，在硬件资源占比较少的情况下，极大地降低了译码延时，不仅具有更强的通用性，同时也更加适合未来5G通信低延时的要求。